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R
XC5200系列现场可编程门阵列
124页上的系统蒸发散在配置“ ，
在“组态
时序“部分。
表9 ：引脚说明
I / O
I / O
后
中
配置。配置。
引脚名称
永久专用引脚
引脚说明
五个或更多（取决于封装）连接到标称+5 V电源电压。
VCC
I
I
所有必须连接，并且每个人都必须用0.01去耦 - 0.1
F
电容
地面上。
四个或更多（取决于封装类型）连接到地面。所有必须CON组
GND
I
I
连接的。
在配置过程中，配置时钟（ CCLK ）在主模式或异步输出
异步的外设模式，而是一个输入在从模式下，同步外设
模式和快速模式。配置完成后， CCLK有弱上拉电阻和
CCLK
我还是
I
可被选择作为回读时钟。有没有对CCLK高时间限制
XC5200系列器件，除了回读期间。看
“违反最大高
113页和低电平时间规范的回读时钟“
为进行说明
此异常。
DONE是一个可选的内部上拉电阻的双向信号。作为输出，它
表示在完成配置过程的。作为输入，低电平上
DONE可以被配置为延迟全局逻辑初始化和输出使能
放。
DONE
I / O
O
具体时间，时钟源低到高的转变，以及可选的
创建的配置的上拉电阻被选择为在程序选项比特
流。该电阻默认包含。
计划是一个积极的低投入，迫使FPGA清除其配置的MEM
ORY 。它被用来初始化一个配置周期。当程序变高时，FPGA
节目
I
I
执行一个完整清晰的周期，才进入等待状态，并释放INIT 。
该程序具有引脚可选的弱上拉配置后。
用户I / O引脚可以具有特殊功能
在外设模式配置，该引脚指示何时是适当的写
另一个数据字节到FPGA中。同样的情况也可在D7在异步
异步的外设模式中，如果在选择装置中执行一个读操作。
O
I / O
RDY / BUSY
配置完成后， RDY / BUSY是用户可编程I / O引脚。
RDY / BUSY被拉高到INIT变为高电平之前高阻抗上拉。
在主并行配置，在A0 -A17输出的每一个变化的前面
通过在RCLK ，冗余输出信号的上升沿。 RCLK是有用的时钟
O
I / O
RCLK
PROM中。它在配置过程中很少使用。配置完成后， RCLK是用户亲
可编程I / O引脚。
由于模式的输入，这些引脚配置开始前采样，以确定
要使用的配置模式。配置完成后， M0，M1和M2成为US-
ER-可编程I / O 。
M0, M1, M2
I
I / O
在配置过程中，这些引脚有弱上拉电阻。最流行的CON-
成形模，从串行的模式引脚可以这样悬空。一个下拉
建议使用其他模式的3.3 kΩ的电阻值。
如果边界扫描时，该引脚为测试数据输出。如果不使用边界扫描
该引脚为三态输出，完成配置后。
TDO
O
O
该引脚可只有当特殊的示意图定义叫了用户输出。对
使用该销，将库组件，TDO ，而不是通常垫符号。一个输出
放缓冲器仍必须被使用。
7-102
1998年11月5日（版本5.2 ）
