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R
XC5200系列现场可编程门阵列
VersaRing输入/输出接口
该VersaRing ，在所示
图18中的
定位之间
核心逻辑和垫环。它拥有所有的路由
没有CLB逻辑VersaBlock的资源。该Ver-
saRing解耦的核心逻辑与I / O焊盘。每
VersaRing细胞提供多达四个焊盘单元的连接
一面，并直接连接到在CLB的端口
对方。
XC5200器件支持所有的强制性边界扫描
在IEEE标准1149.1规定的说明。的检验
访问端口（TAP）和寄存器提供的imple-
换货的EXTEST ， SAMPLE / PRELOAD和BYPASS
指令。咨询方案还可以支持两个USERCODE
指令。当边界扫描配置选项
选择三个普通用户I / O引脚变为专用
输入用于这些功能。另一位用户输出引脚
成为专用边界扫描输出。
边界扫描操作是独立的个体IOB的
CON组fi guration和封装类型。所有的IOB被视为
独立控制的双向引脚，包括任何
无粘结IOB的。保留双向测试能力
配置完成后，提供灵活的互连测试 -
ING 。
PAD
10
PAD
VersaRing
8
8
2
2
GRM
2
2
8
互联
4
4
PAD
PAD
另外，内部信号可以EXTEST期间捕获的
将它们连接到未粘合的IOB ，或者未使用的输出
放入用作单向输入引脚的IOB 。该技
NIQUE部分地补偿由于缺乏INTEST的
支持。
用户可以连续加载命令和数据转换成这些
装置，以控制它们的输出的驱动，并能够检查
国家统计局的投入。此方法是一种改进
床的钉测试。它避免了过度的驱动装置
输出，并且它减少了用户接口的4个引脚。一
可选的第五引脚，用于控制逻辑的复位，在描述
的标准，但没有在赛灵思器件中实现。
专用芯片的逻辑实现了IEEE 1149.1
功能包括具有16个状态机，一个指令寄存器
器和多个数据寄存器。功能细节
可以在IEEE 1149.1规范中找到，并且还
在赛灵思的应用探讨注意XAPP 017 ：
“ Bound-
元扫描的XC4000和XC5200系列器件“
图19第99页
是XC5200系列的图
边界扫描逻辑。它包括数据寄存器三位
每IOB ，在IEEE 1149.1测试访问端口控制器，而
指令寄存器与解码。
公共边界扫描指令始终可用
之前的配置。配置完成后，市民指令
tions和任何USERCODE指令只适用
在设计中指定。而样品和BYPASS是
在配置过程中可用的，则建议
不能在此进行边界扫描操作
过渡时期。
除了上述情况，概述的测试指令
边界扫描电路可被用来配置FPGA
设备，并读回配置数据。
所有的XC4000边界扫描模式中支持的
在XC5200系列。三层为用户 - 增加产出
寄存器提供（复位，更新和Shift ） ，表象
VersaBlock
8
2
2
GRM
10
8
PAD
PAD
互联
PAD
4
VersaBlock
4
2
8
2
8
X5705
PAD
图18 ： VersaRing I / O接口
边界扫描
在“指甲床”已检测的传统方法
电子组件。这种方法已经成为少
相应的，由于接近引脚间距和更精密完善
像表面贴装技术cated装配方法
和多层电路板。在IEEE边界扫描标准
1149.1的开发是为了方便电路板级测试
电子组件。设计和测试工程师可以
在他们的设备中嵌入一个标准的测试逻辑结构，以
实现高故障覆盖率的I / O和内部逻辑。这
结构很容易用一个四针接口来实现
任何边界扫描兼容的IC 。 IEEE 1149.1兼容
器件可以是串行菊花链连接在一起，连接在
平行，或者是两者的组合。
7-98
1998年11月5日（版本5.2 ）
