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XC5200系列现场可编程门阵列
当启用UCLK_SYNC选项时，用户可以
外部保持漏极开路DONE输出低电平，从而
摊主在启动顺序全部取得进一步的进展，直到
DONE被释放，并且已经偏高。此选项可以
用于强制到一个COM的几个FPGA的同步
纹用户时钟，或以保证所有的设备都suc-
功地配置之前，任何I / O的去激活。
如果上述两个选项被选中，并且没有用户时钟
被指定在设计或安装到该装置中，芯片
可能达到一个点，该装置的结构是
完成和DONE引脚置位，但输出做
没有被激活。的解决方法是，重新创建
比特流中指定的启动时钟CCLK ，或以支持
往返于相应的用户时钟。
启动顺序
在启动序列开始配置时
内存已满，配置时钟总数
由于收到的INIT去等于高的负载值
长度计数。
下一个时钟上升沿设置一个触发器Q0 ，所示
图26 。
Q0是一个5位的移位寄存器的领先位。该
这个寄存器的输出可以被编程以控制三个
事件。
漏极开路输出DONE的释放
配置相关引脚给用户的变化
功能，激活所有的IOB 。
全球集的终止/复位初始化
所有的CLB和IOB存储元件。
CCLK和用户时钟之间的船。该仲裁
导致时间不可回避的一个周期的不确定性
的启动序列的其余部分。
DONE变高的CON组fi guration结束信号
除了快速模式下，所有的配置模式，
XC5200系列器件读取的预期长度计数
从比特流中，并将其存储在内部寄存器中。该
长度计数，根据设备的数量，并且改变
菊花链的组合物。每个设备还
在配置过程中计数个CCLK的数量。
两个条件必须得到满足，以使DONE引脚来
去高：
芯片内部的内存必须是完整的，并
配置计数长度必须满足，
准确
.
这是重要的，因为计数器，用于确定
时长计数会见开始很科幻RST
CCLK ，而不是前导码之后的第一个网络连接之一。
因此，如果杂散位的前同步码之前插入，或
数据源是不准备在第一CCLK的时间，
内部计数器保存个CCLK的数量将
数据位的读取实际数量1领先。在
配置结束时，配置的内存将满，
但位的内部计数器的数目将不匹配
预计长度计数。
其结果是，一个主模式下的设备将继续
发个CCLK直到内部计数器而归
零，然后达到正确的长度计算的第二
时间。这将需要几秒钟[ 2
24
CCLK周期]
- 其有时解释为装置不config-
uring的。
如果它是不可能有准备在所述时间中的数据
第一CCLK ，可以避免通过增加的问题
在长度数的适当值计算。
在快速模式下，不存在长度计数。 DONE管脚
每个设备变为高电平时，该设备已收到
配额的配置数据。布线sev-的DONE引脚
全部擦除设备连接在一起的延迟启动所有设备，直到所有
完全配置。
需要注意的是DONE是一个漏极开路输出，不走
高，除非是内部上拉被激活或外部
拉连接。内部上拉被作为激活
默认的位流生成软件。
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DONE引脚也可以是线相与的DONE引脚
其他的FPGA或其它外部信号，并且可以再
被用作输入，以启动寄存器的比特Q 3 。这是
所谓“启动时序同步到做过” ，是
无论是通过CCLK_SYNC或UCLK_SYNC选择。
当DONE不使用作为输入的操作称为
“启动时间不同步做过， ”是
无论是通过CCLK_NOSYNC或UCLK_NOSYNC选择。
作为配置选项时，启动控制寄存器
超越Q0可以通过后续的CCLK作为时钟源或者
脉冲或从一个叫STARTUP.CLK片上用户网。
这些信号可以通过将STARTUP被访问
库元件。
启动时从CCLK
如果CCLK用于驱动启动时， Q0至Q3亲
韦迪的定时。重行
图25
显示默认
定时，这与XC2000和XC3000兼容
设备使用早订，晚复位。细线
显示所有其他可能的时机选择。
启动从用户时钟（ STARTUP.CLK ）
时，而不是CCLK的，用户提供的启动时钟是
选， Q1被用来桥接未知相位关系
用户释放I / O完毕后变高
默认情况下，用户I / O的后放出一个CCLK周期
DONE引脚变为高电平。如果CCLK后不计时
DONE变高时，输出保持在初始状态 -
三态，用20千欧 - 100 kΩ的上拉。从延迟
1998年11月5日（版本5.2 ）
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