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XCR3256XL 256宏单元CPLD
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DS013 （ V1.2 ） 2000年5月3日
初步产品规格
特点
7.5 ns的引脚对引脚的逻辑延迟
系统频率高达140 MHz的
256个宏单元6000可用门
可在小型封装
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144引脚TQFP （ 116个用户I / O引脚）
208引脚PQFP （ 160个用户I / O）
280球BGA CS （ 160个用户I / O）
超低功耗运行
5V容限I / O引脚3.3V内核电源
先进的0.35微米的五个金属层重
编程过程
FZP CMOS设计技术
在系统编程
输入寄存器
可预测的时序模型
多达23个时钟提供每逻辑块
在更改设计优良的销固定
完整的IEEE标准1149.1边界扫描（ JTAG ）
四个全局时钟
每个逻辑块的八个乘积项控制项
描述
该XCR3256XL是针对一个3.3V ， 256宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。总共有16个逻辑块提供
6000可用门。引脚至引脚传输延时
7.5纳秒为140 MHz的最大系统频率。
TotalCMOS 设计技术
快速零功率
Xilinx提供了TotalCMOS CPLD ，无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现产品的总和，而不是
传统意义上的放大器的方法。此CMOS门
实施使赛灵思能够提供CPLD器件，它们都
高性能和低功耗，打破了范式
即具有低功耗，必须具有低的表现。
请参阅
图1
和
表1
显示我
CC
与频
我们XCR3256XL TotalCMOS CPLD的昆西（取数据
用16升/降，可装载的16位计数器在3.3V ， 25
°
C).
优化3.3V系统
先进的系统功能
快速ISP编程时间
端口使能引脚额外的I / O
2.7V至3.6V工业级电压范围
每路输出可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
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所有其他商标和注册商标均为其各自所有者的财产。
所有特定网络阳离子如有更改，恕不另行通知。
DS013 （ V1.2 ） 2000年5月3日
初步产品规格
www.xilinx.com
1-800-255-7778
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