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集成
电路
系统公司
ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
测试条件
PLL_SEL = 0V
f
≤
为250MHz ， QX ÷ 2
PLL_SEL = 0V
f
≤
为250MHz ， QX ÷ 2
PLL_SEL = 2.5V ，
FREF
≤
为200MHz ， QX ÷ 1
PLL_SEL = 2.5V ，
FREF = 133MHz的， QX ÷ 1
PLL_SEL = 2.5V ，
FREF = 200MHz的， QX ÷ 1
PLL_SEL = 2.5V ，
FREF = 66MHz的， QX * 2
PLL_SEL = 2.5V ，
FREF = 66MHz的， QX * 2
PLL_SEL = 0V
PLL_SEL = 0V
f
OUT
> 40MHz的
PLL_SEL = 2.5V ，
FREF = 66MHz的， QX * 2
400
43
最低
15.625
CLK0
CLK1 ， nCLK1
CLK0
5
5
-250
-50
-100
-150
0
25
100
+100
-25
150
典型
最大
250
7
7.3
200
250
300
100
300
65
55
45
±50
1
950
57
单位
兆赫
ns
ns
ps
ps
ps
ps
ps
ps
ps
ps
ps
mS
ps
%
%
T
ABLE
5B 。 AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 2.5V ±5％， TA = 0℃下
TO
70°C
符号
f
最大
tp
LH
参数
输出频率
传播延迟，
低到高;注1
t()
静态相位偏移;
注2 ，4-
CLK1 ， nCLK1
CLK0
CLK1 ， nCLK1
t
SK （ O）
t
JIT （ CC ）
t
JIT （
θ)
t
L
t
R
/ t
F
ODC
输出偏斜;
注3,4
CLK0
CLK1 ， nCLK1
周期到周期抖动;注4
相位抖动;注4 ， 5
PLL锁定时间
输出上升/下降时间
输出占空比
PLL ×4模式，翅=为45MHz ，
45
55
fOUT的= 180MHz的
在f测量所有参数
最大
除非另有说明。
注1：从差分输入交叉点到输出在V
DDO
/2.
注2 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：该参数定义符合JEDEC标准65 。
（注5） ：相位抖动依赖于所使用的输入源。
8705BY
www.icst.com/products/hiperclocks.html
7
REV 。 2004年6月16日
