集成
电路
系统公司
ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
测试条件
CLK1
nCLK1
CLK1
nCLK1
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
峰 - 峰值输入电压
0.15
共模输入电压;
GND + 0.5
V
CMR
注1,2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK1 ， nCLK1为V
DD
+ 0.3V.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
f
最大
tp
LH
参数
输出频率
传播延迟，
低到高;注1
CLK0
CLK1 ， nCLK1
CLK0
PLL_SEL = 0V
f
≤
为250MHz ， QX ÷ 2
PLL_SEL = 0V
f
≤
为250MHz ， QX ÷ 2
PLL_SEL = 3.3V ，
FREF
≤
为200MHz ， QX ÷ 1
PLL_SEL = 3.3V ，
FREF
≤
167MHz ， QX ÷ 1
PLL_SEL = 3.3V ，
FREF = 200MHz的， QX ÷ 1
PLL_SEL = 3.3V ，
FREF = 66MHz的， QX * 2
PLL_SEL = 3.3V ，
FREF = 66MHz的， QX * 2
PLL_SEL = 0V
PLL_SEL = 0V
f
OUT
> 40MHz的
400
43
ODC
输出占空比
测试条件
最低
15.625
5
5
-100
-15
-50
-150
0
25
+ 135
+100
-25
150
典型
最大
250
7
7.3
150
285
250
100
300
65
55
45
1
950
57
单位
兆赫
ns
ns
ps
ps
ps
ps
ps
ps
ps
ps
mS
ps
%
%
t()
静态相位偏移;
注2 ，4-
CLK1 ， nCLK1
CLK0
CLK1 ， nCLK1
t
SK （ O）
t
JIT （ CC ）
t
L
t
R
/ t
F
输出偏斜;
注3,4
PLL锁定时间
输出上升/下降时间
CLK0
CLK1 ， nCLK1
周期到周期抖动;注4
PLL ×4模式，翅=为45MHz ，
47
53
fOUT的= 180MHz的
在f测量所有参数
最大
除非另有说明。
注1：从差分输入交叉点到输出在V
DDO
/2.
注2 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：该参数定义符合JEDEC标准65 。
8705BY
www.icst.com/products/hiperclocks.html
5
REV 。 2004年6月16日
