82C59A
优先解决程序
这个逻辑块决定的，在设定的位的优先级
LRR 。最高优先级被选择和选通至cor-
响应该LSR位的INTA序列中。
中断屏蔽寄存器（ IMR ）
该LMR存储其中禁用中断线位
被屏蔽。在IMR运行在IRR的输出。
掩蔽更高的优先级输入的，不会影响中断
请求线较低的优先级。
中断（ INT ）
该输出直接到CPU的中断输入端。该
在这条线的VOH电平被设计为完全兼容
8080 ， 8085 ，八十八分之八千〇八十六， 80C86 / 88 ， 80286 ，和80C286
输入电平。
中断响应（ INTA ）
INTA脉冲将导致82C59A释放矢量
信息到数据总线上。该数据的格式
取决于82C59A的系统模式（ μPM ） 。
数据总线缓冲器
这三态，双向8 - bit缓存用于连接的
82C59A的系统数据总线。控制字和状态
信息是通过数据总线缓冲器传送。
读/写控制逻辑
此块的功能是接受来自输出命令
CPU中。它包含了初始化命令字（ LCW ）
寄存器和操作命令字（ OCW ）寄存器
其中存储的各种控制格式的设备操作。
此功能块还允许82C59A的状态为
被转移到数据总线。
片选（ CS ）
的低电平输入使82C59A 。没有读数或
会发生写入设备，除非设备被选择。
写（ WR ）
的低电平输入使CPU写入控制字
（ lCWs和老化武）向82C59A 。
阅读（ RD ）
的低电平输入使82C59A发送状态
的中断请求寄存器（ LRR ） ，在职注册
（ LSR ） ，中断屏蔽寄存器（ LMR ） ，或中断
水平（在本次调查模式）到数据总线。
A0
该输入信号用于在与WR和RD一起显
的NAL写命令到各指令寄存器，
以及读取芯片的各种状态寄存器。
这条线可以直接连接到系统地址中的一个
线。
级联缓冲器/比较器
该功能块存储和比较所有的ID
82C59As在系统中使用。相关的三个I / O引脚
（ CAS0 - 2）是输出端，当82C59A作为一种主
器并输入时， 82C59A作为一个奴隶。作为
主人， 82C59A发送中断奴隶的ID
设备到CAS0 - 2行。奴隶，这样选择的意志
发送预编程的子程序地址到数据
在接下来的一个或两个连续的INTA脉冲总线。
（参见“级联82C59A ” 。 ）
中断序列
在82C59A的微型计算机的强大功能
系统是它的可编程性和中断程序
寻址能力。后者可直接或间接
跳转到不要求特定网络版中断例程
所述断路装置的任何轮询。正常序列
在中断事件取决于CPU的类型
被使用。
发生在八千零八十五分之八千零八十零系统，这些事件：
1.一个或多个中断请求线
（ IR0 - IR7 ）被高高举起，设置相应的内部收益率
位（ S） 。
2. 82C59A评估中的优先级的请求
分解器，并发送一个中断（INT ）给CPU，如果
适当的。
3. CPU承认LNT ，产生
INTA脉冲。
4.在接收到一个LNTA从CPU组，最高的
优先LSR位被置位，并且相应LRR位
复位。该82C59A还将发布一个CALL指令
码（ 11001101 ）到8位数据总线至D0 - D7 。
5.本CALL指令将启动另外两个INTA
脉冲被从CPU组发送到82C59A 。
6.这两个INTA脉冲，使82C59A释放其
预编程的子程序地址到数据总线。
低8位地址被释放在网络连接第一个INTA脉冲
高8位的地址被释放在所述第二
INTA脉冲。
7.这样就完成了公布的3个字节的CALL指令
在82C59A 。在伊朗原子能组织模式中， LSR位复位的
第三个INTA脉冲结束。否则， LSR位
保持状态直到一个合适的EOI命令发出
在中断序列的末端。
在一个80C86 /二百八十六分之八十八系统中发生的事件是
同样，直到步骤4 。
4. 82C59A不与网络连接期间，第一个驱动数据总线
INTA脉冲。
5. 80C86 / 286分之88 CPU将启动第二个INTA脉冲。
在此INTA脉冲，相应的ISR位被置位，并
在IRR的相应位复位。该82C59A
输出所8位指针放到数据总线上，以由读
CPU中。
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