初步的技术数据
应用信息
电源/地布局和旁路
该ADCMP572 / ADCMP573比较器是非常高的速度
SiGe半导体器件。因此，有必要使用适当的高
高速设计技术达到规定的性能。
至关重要的是采用低阻抗电源
架，特别是输出电源平面（Ⅴ
CCO
）及
接地面（GND）。个别供应飞机是recom-
谁料由于多层电路板的一部分。提供最低
对于开关电流电感回路确保最佳
可能的性能，在目标应用程序。
同样重要的是要适当地绕过的输入和输出
耗材。一个1μF的电解旁路电容应放置
在几英寸的每个电源引脚接地。在
此外，多个高品质的0.1 μF旁路电容应
被放置在尽可能靠近每个Ⅴ的
CCI
和V
CCO
电源引脚和要连接到GND层与
冗余过孔。高频旁路电容应
精心挑选的最小电感和ESR 。寄生
布局电感也应严格避免最大化
旁路高频的有效性。
如果输入和输出设备均连接分别如
即V
CCI
≠
V
CCO
，则应当小心以绕过每一个
这些电源分别到GND层。旁路电容
不应连接在它们之间。所以建议
GND层分离V
CCI
和V
CCO
飞机的时候
电路板布局被设计为最小化之间的耦合
两个电源，并采取额外的旁路优势
电容从每个相应的供给到所述接地平面。
这提高了性能，当采用独立的输入/输出电源
被使用。如果输入和输出设备均连接
共同为单电源供电，使V
CCI
= V
CCO
，然后
两个电源之间的耦合是不可避免的;不过，
每天应努力保持供给面相邻
到GND层，最大限度的额外的旁路电容
这种布置提供。
ADCMP572/ADCMP573
带状线技术是必不可少的，以确保适当的过渡
倍，并防止输出振铃和脉宽依赖性
传播延迟分散。对于大多数定时临界
其中，传输线上的反射带来的应用
最大的风险表现， ADCMP572提供最好的
匹配到50 Ω输出的传输路径。
V
CCO
50
Q
Q
16mA
04409-0-037
GND
图12.简化示意图
在ADCMP572 CML输出级
V
CCO
Q
Q
GND
图13.简化示意图
在ADCMP573 RSPECL输出级
CML / RSPECL输出级
指定的传播延迟色散性能可以
仅通过使用适当的传输线终端实现。
该ADCMP572的输出被设计为直接驱动
400毫伏到50 Ω电缆或微带和/或带状线transmis-
锡永线正确端接于V
CCO
供应面。该
CML输出级中所示的简化示意图
图12的输出是每个后部端接50 Ω
为获得最佳的传输线匹配。的的RSPECL输出
ADCMP573示于图13和应当终止
到V
CCO
- 2 V作为替代，戴维南等效端接
化的网络，也可以在任一情况下，如果直接使用
终止电压是不容易获得。如果高速输出
信号必须超过一厘米，微带路由或更多
使用/禁用LATCH特点
该锁存器的输入（LE / LE ）是有源低锁存模式，并且是
内部端接50 Ω电阻，以销8本
对应于V
CCO
供应用于ADCMP572和V
TT
脚为ADCMP573 。所有V
CCO
引脚应连接到
供给平面以获得最佳性能，而在V
TT
针
应外部连接到V
CCO
- 2 V时，优选其
自己的低电感平面。当使用ADCMP572 ，所述
锁存功能可以通过连接LF引脚被禁用
GND与外部下拉电阻和离开LE
引脚悬空。为了防止过多的功率耗散，
电阻应为750 Ω时， V
CCO
= 3.3 V和1.2 kΩ的时候
V
CCO
= 5.2伏。当使用ADCMP573比较器，锁存
可以通过连接LE引脚连接到V被禁用
CCO
有
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