SCAS685E - 2002年12月 - 修订2004年11月
CDC7005
3.3 V高性能时钟合成器和抖动消除器
的逻辑的功能描述（续）
上电或复位
和REF_IN活动
状态1： PRE LOCK
正常操作VCXO_ IN
同步与REF_IN
有效的参考。频率
检测（F > 3.5兆赫）
五相干周期
锁定检测
状态3 ：保持操作
CP处于三态
REF_IN失踪
状态2：按住Ctrl
REF_IN通过对检测到的
VCXO_IN
注释：A.对适当保持功能，计数器M和计数器N必须具有相同的分频比。保持功能被触发
由所述第一遗漏REF_IN周期。它在默认模式（字2 = 0的第2位）禁止。
B.当设备处于频率保持模式时，所造成的外部滤波器和压控石英振荡器的可能的泄漏电流可以改变
VCXO的控制电压，因此改变VCXO的频率。保持频率漂移尽可能低，低漏电流
滤波器的设计，建议或破碎/缺失REF_IN的时钟周期的数量应尽可能低（ <
100).
图3.状态机操作
REF_IN时钟美联储通过
并购分频器和M延迟
T（ lockdetect ）
VCXO_IN时钟美联储通过
N分频器和N延迟
注：如果REF_IN时钟和VCXO_IN时钟为PFD的上升沿是锁内检测窗口（吨（ lockdetect ） ）为至少五个连续的
输入时钟周期，然后在PLL被认为是要被锁定。在这种情况下， STATUS_LOCK输出被设置为高电平。的大小
锁定检测窗口是通过SPI控制逻辑（第6位和第2个字第7号）进行编程。 （见表8 ）
图4.锁定检测窗口
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