CDC2536
3.3 -V锁相环时钟驱动器
具有三态输出
SCAS377D - 1994年4月 - 修订1998年10月
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低输出偏移的时钟分配
和时钟产生应用
工作在3.3 V V
CC
分配一个时钟输入至输出的六
一个选择输入配置三路输出
以操作的二分之一或双输入
频率
无需外部RC网络所需
片系列阻尼电阻器
外部反馈引脚（ FBIN ）用于
输出同步时钟输入
申请同步DRAM ，
高速微处理器
TTL兼容的输入和输出
输出驱动50 Ω并行端接
输电线路
国家的最先进的
EPIC-
ΙΙ
B
BiCMOS工艺设计
显著降低了功耗
分布式V
CC
和地引脚减少
开关噪声
塑料包装28引脚收缩
小外形封装
DB包装
（ TOP VIEW ）
AV
CC
AGND
CLKIN
SEL
OE
GND
1Y1
V
CC
GND
1Y2
V
CC
GND
1Y3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
AV
CC
AGND
FBIN
TEST
CLR
V
CC
2Y1
GND
V
CC
2Y2
GND
V
CC
2Y3
GND
描述
该CDC2536是一款高性能，低偏移，低抖动时钟驱动器。它使用了一个锁相回路（PLL ），以
精确对准，在频率和相位，所述时钟信号输出至所述时钟输入（ CLKIN）信号。这是
专为同步DRAM和流行的微处理器速度经营使用而设计
50兆赫100兆赫或下降到25兆赫上构造为半频输出端输出。在CDC2536
工作在3.3 V V
CC
并设计用于驱动一个50-
W
传输线。该CDC2536还提供了片上
串联的阻尼电阻器，从而无需外部端接组件。
反馈（ FBIN ）输入用于同步输出时钟的频率和相位与输入时钟
（ CLKIN ） 。一项所述的六个输出时钟必须反馈到FBIN对于PLL之间保持同步
CLKIN和输出。用作反馈引脚的输出被同步到相同的频率CLKIN 。
在Y输出可以配置在相，并在相同的频率CLKIN的切换。选择（ SEL ）
输入配置三根Y输出的二分之一经营或加倍CLKIN频率，取决于哪个引脚
被反馈到FBIN （见表1和表2）。所有输出信号的占空比被调整为独立的50％的
占空比的输入时钟。
输出使能（OE）提供了一种用于输出控制。当OE为高电平时，输出处于高阻抗状态。
当OE为低电平时，输出处于激活状态。试验是用于该设备的工厂测试，并且可以使用旁通
该PLL 。试验应接GND时正常工作。
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版权
1998年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
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