XC3000 ， XC3000A ， XC3000L ， XC3100 ， XC3100A逻辑单元阵列家族
引脚功能在CON组fi guration
配置模式<M2 ： M1 ： M0>
SLAVE
＆ LT ; 1 ：1：1 ＆ GT ;
PWRDWN （I）的
VCC
M 1 （高） （I）中
M 0 （高）（Ⅰ）
M 2 （高）（Ⅰ）
HDC （高）
LDC（ LOW ）
INIT *
GND
复位（Ⅰ）
DONE
MASTER -SER
℃， 0： 0 ＆ GT ;
PWRDWN （I）的
VCC
M 1 （低） （Ⅰ）
M 0 （低电平） （I）中
M 2 （低） （Ⅰ）
HDC （高）
LDC（ LOW ）
INIT *
GND
复位（Ⅰ）
DONE
外设
＆ LT ; 1 ：0：1 ＆ GT ;
PWRDWN （I）的
VCC
M 1 （低） （Ⅰ）
M 0 （高）（Ⅰ）
M 2 （高）（Ⅰ）
HDC （高）
LDC（ LOW ）
INIT *
GND
复位（Ⅰ）
DONE
数据如图7（ I）中
数据6 （I）的
数据5 （I）的
CS0 （I）的
数据4 （I）中
VCC
数据3 （I）的
CS1 （I）的
数据2 （I）的
数据1 （I）中
RDY / BUSY
数据0 （I）的
DOUT
CCLK （ O）
WS （I）的
CS 2 （I）的
MASTER- HIGH
＆ LT ; 1：1： 0 ＆ GT ;
PWRDWN （I）的
VCC
M 1 （高） （I）中
M 0 （低电平） （I）中
M 2 （高）（Ⅰ）
HDC （高）
LDC（ LOW ）
INIT *
GND
复位（Ⅰ）
DONE
数据如图7（ I）中
数据6 （I）的
数据5 （I）的
数据4 （I）中
VCC
数据3 （I）的
数据2 （I）的
数据1 （I）中
RCLK
数据0 （I）的
DOUT
CCLK （ O）
A0
A1
A2
A3
A15
A4
A14
A5
GND
A13
A6
A12
A7
A11
A8
A10
A9
MASTER -LOW
＆ LT ; 1：0 ：0＆ GT ;
PWRDWN （I）的
VCC
M 1 （低） （Ⅰ）
M 0 （低电平） （I）中
M 2 （高）（Ⅰ）
HDC （高）
LDC（ LOW ）
INIT *
GND
复位（Ⅰ）
DONE
数据如图7（ I）中
数据6 （I）的
数据5 （I）的
数据4 （I）中
VCC
数据3 （I）的
数据2 （I）的
数据1 （I）中
RCLK
数据0 （I）的
DOUT
CCLK （ O）
A0
A1
A2
A3
A15
A4
A14
A5
GND
A13
A6
A12
A7
A11
A8
A10
A9
****
***
208
68
84
84
100
100 132 160 175
44
PLCC PLCC PLCC PGA PQFP TQFP PGA PQFP PGA PQFP
7
12
16
17
18
19
20
22
23
26
27
28
30
10
18
25
26
27
28
30
34
35
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
1
2
3
4
5
6
7
8
9
X
X
12
22
31
32
33
34
36
42
43
53
54
55
56
57
58
60
61
62
64
65
66
67
70
71
72
73
74
75
76
77
78
81
82
83
84
1
2
3
4
5
8
9
10
11
X
X
X
X**
X**
X**
B2
F3
J2
L1
K2
K3
L3
K6
J6
L11
K10
J10
K11
J11
H10
F10
G10
G11
F9
F11
E11
E10
D10
C11
B11
C10
A11
B10
B9
A10
A9
B6
B7
A7
C7
C6
A6
A5
B5
C5
A3
A2
B3
A1
X
X
X
29
41
52
54
56
57
59
65
66
76
78
80
81
82
83
87
88
89
91
92
93
94
98
99
100
1
2
5
6
8
9
12
13
14
15
16
17
18
19
20
23
24
25
26
X
X
X
26
38
49
51
53
54
56
62
63
73
75
77
78
79
80
84
85
86
88
89
90
91
95
96
97
98
99
2
3
5
6
9
10
11
12
13
14
15
16
17
20
21
22
26
A1
C8
B13
A14
C13
B14
D14
G14
H12
M13
P14
N13
M12
P13
N11
M9
N9
N8
M8
N7
P6
M6
M5
N4
N2
M3
P1
M2
N1
L2
L1
K1
J2
H1
H2
H3
G2
G1
F2
E1
D1
D2
B1
C2
159
20
40
42
44
45
49
59
19
76
78
80
81
82
86
92
93
98
100
102
103
108
114
115
119
120
121
124
125
128
129
132
133
136
137
139
141
142
147
148
151
152
155
156
B2
D9
B14
B15
C15
E14
D16
H15
J14
P15
R15
R14
N13
T14
P12
T11
R10
R9
N9
P8
R8
R7
R5
P5
R3
N4
R2
P2
M3
P1
N1
M1
L2
K2
K1
J3
H2
H1
F2
E1
D1
C1
E3
C2
3
26
48
50
56
57
61
77
79
100
102
107
109
110
115
122
123
128
130
132
133
138
145
146
151
152
153
161
162
165
166
172
173
178
179
182
184
185
192
193
199
200
203
204
用户
手术
PWRDWN （I）的
VCC
RDATA
RTRIG （I）的
I / O
I / O
I / O
I / O
GND
XTL2或I / O
复位（Ⅰ）
PROGRAM （ I）
I / O
XTL1或I / O
I / O
I / O
I / O
I / O
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
CCLK （I）的
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
GND
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
所有其他
XC3020等。
XC3030等。
XC3042等。
XC3064等。
XC3090等。
XC3195
X5266
VCC
VCC
34
DIN （I）的
DOUT
CCLK （I）的
DIN （I）的
DOUT
CCLK （ O）
38
39
40
GND
GND
GND
1
X
X
X
X
X
X
X
X
X
X
X
*
(I)
**
***
****
代表一个50 kΩ到100 kΩ的上拉前和配置期间
INIT是配置在一个开漏输出
表示输入
脚assignmnent为XC3064 / XC3090和XC3195与图示不同。见2-138页。
外设模式和主并行模式没有在PC44包的支持。见2-135页。
引脚分配XC3195 PQ208与图示不同。见2-146页。
的PGA足迹PLCC插座和PGA封装的引脚分配是不相同的电。
通用I / O引脚都没有显示。
此页面上的信息提供一个方便的总结。有关详细的引脚说明，请参阅前面两页。
对于配置模式的详细描述，请参阅第2-190通过2-200 。
有关引线的详细信息，请参阅第2-136至2-146 。
之前和配置过程中，未使用的配置过程的所有输出被三态与
一个50K的
到100多K
上拉电阻。
2-138
