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ADSP-BF531/ADSP-BF532/ADSP-BF533
时序特定网络阳离子
表10
通过
表14
描述所需的时序
在ADSP - BF531 / 2/ 3处理器时钟。小心的选择
MSEL ， SSEL和CSEL比值，以便不超过最大
如上述核心时钟与系统时钟
绝对最大
第20页的收视率，
和压控振荡器
在（VCO）的工作频率下所描述
表13表13
介绍了锁相环的工作条件。
表10.内核和系统时钟要求， ADSP- BF533SKBC600
参数
t
CCLK
核心周期（ V
DDINT
=1.2 V–5%)
核心周期（ V
DDINT
=1.1 V–5%)
t
CCLK
t
CCLK
核心周期（ V
DDINT
=1.0 V–5%)
t
CCLK
核心周期（ V
DDINT
=0.9 V–5%)
t
CCLK
核心周期（ V
DDINT
=0.8 V)
t
SCLK
系统时钟周期
民
1.67
2.10
2.35
2.66
4.00
最大7.5或T
CCLK
最大
单位
ns
ns
ns
ns
ns
ns
表11.内核和系统时钟要求， ADSP- BF533SBBC500和ADSP- BF533SBBZ500
参数
t
CCLK
核心周期（ V
DDINT
=1.2 V–5%)
t
CCLK
核心周期（ V
DDINT
=1.1 V–5%)
核心周期（ V
DDINT
=1.0 V–5%)
t
CCLK
t
CCLK
核心周期（ V
DDINT
=0.9 V–5%)
t
CCLK
核心周期（ V
DDINT
=0.8 V)
t
SCLK
系统时钟周期
民
2.0
2.25
2.50
3.00
4.00
最大7.5或T
CCLK
最大
单位
ns
ns
ns
ns
ns
ns
表12.内核和系统时钟要求， ADSP - BF532 / 531所有封装类型
参数
t
CCLK
核心周期（ V
DDINT
=1.2 V–5%)
t
CCLK
核心周期（ V
DDINT
=1.1 V–5%)
t
CCLK
核心周期（ V
DDINT
=1.0 V–5%)
t
CCLK
核心周期（ V
DDINT
=0.9 V–5%)
t
CCLK
核心周期（ V
DDINT
=0.8 V)
t
SCLK
系统时钟周期
民
2.5
2.75
3.00
3.25
4.0
最大7.5或T
CCLK
最大
单位
ns
ns
ns
ns
ns
ns
表13.锁相环工作条件
参数
f
VCO
压控振荡器（ VCO ）频率
民
50
最大
最大CCLK
单位
兆赫
表14.最大SCLK条件
参数
mBGA封装
f
SCLK
f
SCLK
LQFP
f
SCLK
f
SCLK
1
条件
V
DDEXT
= 3.3 V
V
DDEXT
= 2.5 V
单位
V
DDINT
＆ GT ; `
1.14 V
V
DDINT
＆ LT ;
1.14 V
V
DDINT
＆ GT ; `
1.14 V
V
DDINT
＆ LT ;
1.14 V
133
100
133
83
133
100
133
1
83
1
兆赫
兆赫
兆赫
兆赫
设置PLL_CTL位寄存器的第7 （输出延迟） 。
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分页： 56 21 | 2004年3月
