初步的技术数据
引脚配置和功能描述
VCO GND
48
47
46
45
44
43
42
41
40
39
38
37
ADF7020
VCOIN
VREG1
VDD1
RFOUT
RFGND
RFIN
RFINB
R
LNA
VDD4
VREG4
1
2
3
4
5
6
7
8
9
销1
指标
MUXOUT
CPOUT
VREG3
CVCO
GND1
OSC1
OSC2
VDD3
GND
GND
VDD
36
35
34
33
32
CLKOUT
DATA CLK
数据I / O
INT / LOCK
VDD2
VREG2
ADCIN
GND2
SCLK
SREAD
SDATA
SLE
ADF7020
顶视图
（不按比例）
31
30
29
28
27
26
25
RSET
10
11
GND4
12
MIX_I
13
MIX_I
14
MIX_Q
15
MIX_Q
16
FILT_I
17
FILT_I
18
GND4
19
FILT_Q
20
FILT_Q
21
GND4
22
TEST_A
23
CE
24
图4.引脚配置
表4.引脚功能描述
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13–18
19, 22
20, 21, 23
24
25
26
27
28
助记符
VCOIN
VREG1
VDD1
RFOUT
RFGND
RFIN
RFINB
R
LNA
VDD4
RSET
VREG4
GND4
MIX / FILT
GND4
FILT / TEST_A
CE
SLE
SDATA
SREAD
SCLK
功能
该引脚上的调谐电压决定了压控振荡器（ VCO ）的输出频率。
较高的调谐电压，输出频率就越高。
稳压器的PA模块。一个100 nF电容应放置在该引脚与地之间的
稳压器的稳定性和噪声抑制。
电源电压为PA模块。去耦电容的0.1 μF和0.01 μF （ X7R或钽）应放置
尽可能靠近此引脚。
调制后的信号可在此引脚。输出功率从-20 dBm至+13 dBm的。输出
应的阻抗相匹配，以使用合适的组分所需要的负载。看到发射器部分。
地面发射机的输出级。
LNA的输入接收器部分。需要在天线和低噪声放大器的差分输入之间的匹配
输入，以确保最大的功率传输。看到LNA / PA匹配部分。
补充LNA输入。看到LNA / PA匹配部分。
外部偏置电阻的LNA 。最佳的电阻为1.1 kΩ的5 ％的容差。
电源电压的低噪声放大器/混频器模块。该引脚应去耦至地与一个0.01μF的电容。
外部电阻设置电荷泵电流和一些内部偏置电流。使用3.6 kΩ的5 ％的容差。
稳压器的低噪声放大器/混频器模块。一个100 nF电容应放置在该引脚与GND之间的
稳压器的稳定性和噪声抑制。
地面LNA /混频器模块。
信号链测试针。这些管脚在正常条件下具有高阻抗，并且应保留
悬空。
地面LNA /混频器模块。
信号链测试针。这些管脚在正常条件下具有高阻抗，并且应保留
悬空。
芯片使能。把CE为低电平时， ADF7020进入完全关断。寄存器的值丢失时， CE
低，一旦CE拉高的部分必须进行重新编程。
负荷启用， CMOS输入。当LE变为高电平时，存储在移位寄存器中的数据被加载到所述一个
四个锁存器。闩锁使用控制位来选择。
串行数据输入。串行数据首先被载入MSB与两个LSB为控制位。该引脚为高
阻抗CMOS输入。
串行数据输出。该引脚用于从ADF7020到单片机喂回读数据。在SCLK
输入用于每个读回位（ AFC ， ADC回读）从SREAD针时钟。
串行时钟输入。此串行时钟用于时钟的串行数据到寄存器。该数据被锁存到
在CLK的上升沿的24位移位寄存器。该引脚为CMOS数字输入。
修订公屋|第9页的40
01975-PrG-004
