ADF7020
PIN号
29
30
31
32
33
助记符
GND2
ADCIN
VREG2
VDD2
INT / LOCK
初步的技术数据
功能
地面数字部分。
模拟数字转换器输入。内部7位ADC可通过此引脚进行访问。满量程为0
1.9 V.回读是使用SREAD引脚进行。
稳压器的数字模块。一个100 nF电容应放置在该引脚与地之间的
稳压器的稳定性和噪声抑制。
电源电压为数字模块。一个去耦电容（ X7R或钽） 0.01 μF应尽可能
尽可能到该引脚。
双向引脚。在输出模式（中断模式）时， ADF7020断言INT / LOCK管脚时，它已经找到
匹配的前导序列。
在输入模式下（锁定方式） ，该微控制器可用于当一个有效的锁定解调器阈
前同步码已被检测到。一旦阈值被锁定， NRZ数据能够可靠地接收。在此模式中，一个
解调锁定能够被确认以最小的延迟。
发送数据输入/接收数据输出。这是一个数字引脚和普通CMOS电平的适用。
在接收模式下，引脚输出同步的数据时钟。正时钟边沿匹配到
中心所接收到的数据。
在GFSK发射模式时，引脚输出准确的时钟，以从微控制器锁存器中的数据进
在准确的所需数据速率发送部分。看到高斯频移键控（ GFSK ）部分。
一个分裂的向下晶体参考输出驱动器的版本。数字时钟输出可以用来
带动其他几个CMOS输入，如微控制器时钟。输出具有一个50:50的传号空号比。
该引脚提供Lock_Detect信号，该信号被用来确定是否PLL被锁定到正确的
频率。其它信号包括Regulator_Ready ，它是串行接口的状态的指标
调节器。
参考晶振应连接在此引脚与OSC1之间。甲TCXO的基准可以由
将该引脚驱动与CMOS电平，并禁止晶体振荡器。
参考晶振应连接在此引脚和OSC2之间。
电源电压电荷泵的PLL和分频器。该引脚应去耦至地，
0.01 μF的电容。
稳压器电压电荷泵的PLL和分频器。一个100 nF电容应放置该引脚之间
和地面为调节器的稳定性和噪声抑制。
电荷泵的输出。此输出生成被集成在环路滤波器的电流脉冲。该
集成的电流变化的输入到VCO的控制电压。
电源电压为VCO储能电路。该引脚应去耦至地与一个0.01μF的电容。
理由VCO模块。
一个22 nF电容应放置在该引脚与VREG1降低VCO噪声之间。
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数据I / O
DATA CLK
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CLKOUT
MUXOUT
38
39
40
41
42
43
44–47
48
OSC2
OSC1
VDD3
VREG3
CPOUT
VDD
GND
CVCO
修订公屋|第10页40
