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表9
模式检测CON组fi guration寄存器（第2页） ;注1
2004年4月5日
18
飞利浦半导体
XGA双输入佛罗里达州的面板控制器
注册
ADR R / W
RESET
000
0000
D7
D6
D5
D4
D3
D2
D1
D0
检测模式： 00H到0EH
MD_CTRL
MD_INT_EN
MD_POL
MD_V_LINE_HI
MD_V_LINE_LO
MD_H_CLK_HI
MD_H_CLK_LO
MD_V_CLK_HI
MD_V_CLK_MD
MD_V_CLK_LO
MD_INT_HI
MD_INT_LO
MD_ACT_INT
MD_SYNC_ACT
MD_ACT_IEN
00H W
01H W
02H读
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH W
no_vsync_ clear_int
INT_EN
v_clocks_
INT_EN
int_lock
h_clocks_
INT_EN
抖动
检测
v_lines [7 ：0]的
h_clocks [15：8 ]
h_clocks [7 ：0]的
v_clocks [ 23:16]
v_clocks [15：8 ]
v_clocks [7 ：0]的
vsync_int
jitter_int
vsync_pol_ hsync_pol_ no_vsync_ no_hsync_
INT
INT
INT
INT
v_lines_int h_clocks_
INT
版权所有
dvs_act_int dhs_act_int asog_act_
INT
dvs_active dhs_active asog_
活跃
dvs_int_en dhs_int_en asog_int_
en
v_clocks_
INT
DELAY ？
VSYNC
h_clocks_
ACCU
h_clocks_
CONT
md_on
0000 0000 jitter_int_en v_lines_
INT_EN
0
0011
000
00H
00H
00H
00H
00H
00H
00
0000
000
X000 0000 delock_int
00
0000
0000 0000 delock_int_保留
en
no_hsync_ vsync_int_ vsync_pol_ hsync_pol_
INT_EN
en
INT_EN
INT_EN
VSYNC_Pol
HSYNC_Pol
v_lines [10：8 ]
no_vsync
no_hsync
acsvs_act_ avs_act_int ahs_act_int
INT
acsvs_
活跃
avs_active ahs_active
acsvs_int_ avs_int_en ahs_int_en
en
DVI的改进： 20H到21H
DVI_FILTER_0
DVI_FILTER_1
记
1， X =无关。
20H W
21H W
00H
00H
dvi_滤波器[ 7 ： 0 ]推荐值外佣
dvi_滤波器[ 7 ： 0 ]推荐值3FH
产品speci fi cation
SAA6713H
