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SX -A系列FPGA
SX -A时序模型
输入延迟
内部延迟
组合
CELL
预测
路由
延误
输出延迟
I / O模块
t
INYH
= 0.5纳秒
t
RD1
= 0.3纳秒
t
RD2
= 0.4纳秒
I / O模块
t
PD
= 1.0纳秒
t
RD1
= 0.3纳秒
t
RD4
= 0.7纳秒
t
RD8
= 1.2纳秒
I / O模块
t
DHL
= 2.7纳秒
t
DHL
= 2.7纳秒
注册
CELL
t
SUD
= 0.7纳秒
t
HD
= 0.0纳秒
ROUTED
时钟
D
Q
t
RD1
= 0.3纳秒
t
ENZL
= 1.3纳秒
t
RCKH
= 2.6纳秒
（ 100 ％负载）
t
RCO
= 0.7纳秒
注册
CELL
I / O模块
t
DHL
= 2.7纳秒
I / O模块
t
INYH
= 0.5纳秒
t
SUD
= 0.7纳秒
t
HD
= 0.0纳秒
硬线
时钟
D
Q
t
RD1
= 0.3纳秒
t
ENZL
= 1.3纳秒
t
HCKH
= 1.6纳秒
t
RCO
= 0.7纳秒
注意：
*所示为A54SX72A ， -3 ，最坏情况下的商业条件值在5V PCI标准的布局和路线。
图2-3
SX -A时序模型
样本路径计算
硬连线的时钟
外部设置
= (t
INYH
+ t
IRD1
+ t
SUD
) – t
HCKH
= 0.5 + 0.3 + 0.7 - 1.6 = - 0.1纳秒
时钟到输出（垫到PAD ） = T
HCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 1.6 + 0.7 + 0.3 + 2.7 = 5.3纳秒
路由时钟
外部设置
= (t
INYH
+ t
IRD1
+ t
SUD
) – t
RCKH
= 0.5 + 0.3 + 0.7 - 2.6 = –1.1
ns
时钟到输出（垫到PAD ） = T
RCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 2.6 + 0.7 + 0.3 + 2.7 = 6.3纳秒
2 -1 4
v5.1
