AD1890/AD1891
应用问题
10kHz
80
72
64
56
FSOUT - 千赫
48
40
32
24
16
8
0
0
8
16
24
32
40
48
56
64
72
80
FSIN - 千赫
70kHz
下采样
FSIN /女SOUT = 1/2
FSIN /女SOUT = 1/1
抖动
由于大的输出字的长度，没有redithering的
AD1890 / AD1891输出是必要的。这假定该
输入正确抖动和用户保留了相同的或
更大数量的输出位为有输入比特。该
AD1890 / AD1891输出比特流可因此直接使用
作为输入到下游的数字音频处理器，存储
媒体或输出设备。
如果AD1890 / AD1891是被用来显着地降频
样本（即，输出的采样频率比输入低得多
样频率）时，输入应被充分地抖动，以
帐户用于将输入信号带宽的限制（其
降低输入抖动的RMS电平）。无抖动的接口
应受使用或施加到在AD1890 / AD1891中的音频数据
SamplePorts 。
去耦和PCB布局
70kHz
采样
FSIN /女SOUT = 2/1
在AD1890 / AD1891 ASRCs有两个电源（引脚7和22 ）
和两个接地（管脚8和21 ）连接，以最小化输出
开关噪声和接地反弹。 [引脚14和27是气动执行
联合控制输入，并应与本振的，但不必是
解耦。 ]的DIP版本放置这些引脚上的中心
该装置以优化切换性能。在AD1890 /
AD1891应具有两个高品质的0.1脱钩
F
or
0.01
F
陶瓷电容（最好表面贴装芯片
电容器，由于其低电感），一个各V之间
DD
/
GND对。最佳实践PCB版图和互连指南 -
行应遵循。这可以包括终端的MCLK
或位时钟如果过度过冲或下冲是显而易见的
避免平行的PCB走线，以减少数字串扰
时钟和控制线之间。需要注意的是DIP和PLCC
插座降低电气性能，由于附加信息
感抗他们征收;插座，因此应仅用于
当需要时。
主时钟
使用16 MHz的MCLK ，样品在额定范围frequen-
资本投资者入境计划的AD1890 / AD1891接受的是，从8 kHz到56 kHz的。
其他采样频率范围可以通过线性缩放
MCLK频率。例如，一个12兆赫的MCLK将
产率的6千赫至42千赫的采样频率范围内，和一
20 MHz的MCLK将产生的样本的频率范围
10千赫至70千赫。近似的相对上限
采样频率为MCLK频率由286分;该
近似相对下界采样频率是
MCLK频率除以2000的音频性能意志
不会降低，如果样本频率被保持在这些
边界。在AD1890 / AD1891 SamplePorts的生产
用20 MHz的MCLK测试。注意，由于MCLK驱动
有限寄存器长度的限制，有一个最小输入
采样频率（ LR_I ） 。可允许的输入和输出
样频率范围为20MHz的MCLK的频率，
16兆赫和12兆赫分别示于图9 ，图10和11 。
图9.允许输入和输出的采样频率
MCLK = 20 MHz的案例
8kHz
80
72
64
56
56kHz
FSIN /女SOUT = 1/2
FSIN /女SOUT = 1/1
采样
FSOUT - 千赫
48
40
32
24
16
56kHz
8
0
0
8
16
24
32
40
48
56
64
72
80
FSIN - 千赫
下采样
FSIN /女SOUT = 2/1
图10.允许输入和输出的采样频率
MCLK = 16 MHz的案例
6kHz
80
72
64
56
FSOUT - 千赫
48
40
32
24
16
42kHz
8
0
0
8
16
24
32
40
48
56
64
72
80
FSIN - 千赫
向下
采样
FSIN /女SOUT = 1/2
FSIN /女SOUT = 1/1
42kHz
向上
采样
FSIN /女SOUT = 2/1
图11.允许输入和输出的采样频率
MCLK = 12 MHz的案例
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第0版
