SN65LV1021/SN65LV1212
10 MHz至40 MHz时， 10 ： 1 LVDS串行器/解串器
SLLS526F - 2002年2月 - 修订2002年11月
终端功能
串行器
针
1, 2
名字
SYNC1 ， SYNC2
描述
LVTTL逻辑输入SYNC1和SYNC2一起进行或操作。当两个销的至少一个为高电平
TCLK为6个周期，串行器启动的最低1026同步模式传输。如果完工后
1026模式传输的同步继续被认定时，则传输继续进行，直到同步
被拉低，如果时间SYNC持有> 6个周期，另外1026 SYNC模式传输启动。
并行LVTTL数据输入
LVTTL逻辑输入。低选择TCLK下降沿数据选通;高选择TCLK上升沿数据选通。
LVTTL电平的参考时钟输入。该SN65LV1021接受10 - MHz到40 MHz时钟。 TCLK频闪灯
并行数据到输入锁存器，并提供了一个基准频率到PLL。
数字电路接地
模拟电路接地（ PLL电路和模拟电路）
模拟电路电源（ PLL电路和模拟电路）
LVTTL逻辑输入。为低电平时，串行LVDS输出进入高阻抗状态。高使得串行数据
输出。
反相LVDS差分输出
同相LVDS差分输出
数字电路电源
LVTTL逻辑输入。主张此引脚为低电平，关闭PLL ，并将输出进入高阻抗
状态，把设备进入低功耗模式。
3 – 12
13
14
15, 16
18, 20, 23,
25
17, 26
19
21
22
27, 28
24
DIN0–DIN9
TCLK_R /女
TCLK
DGND
AGND
AVCC
DEN
DO -
DO +
DVCC
PWRDN
解串器
针
3
15 – 19,
24 – 28
2
9
14, 20, 22
1, 12, 13
4, 11
8
5
6
10
21, 23
7
名字
REFCLK
ROUT0–ROUT9
RCLK_R /女
RCLK
DGND
AGND
AVCC
任
RI +
RI ？
LOCK
DVCC
PWRDN
并行LVTTL数据输出
LVTTL逻辑输入。低选择一个RCLK下降沿数据选通;高选择一个RCLK上升沿数据
频闪。
LVTTL电平输出恢复时钟。使用RCLK选通ROUTx 。
数字电路接地
模拟电路接地（ PLL电路和模拟电路）
模拟电路电源（ PLL电路和模拟电路）
LVTTL逻辑输入。低的地方ROUT0 - ROUT9 ，锁定和RCLK在高阻抗状态。
串行数据输入。同相LVDS差分输入
串行数据输入。反相LVDS差分输入
LVTTL电平输出。 LOCK变低时，解串器PLL锁定到嵌入式时钟边沿。
数字电路电源
LVTTL逻辑输入。主张此引脚为低电平，关闭PLL ，并将输出为高阻抗状态，
把该设备进入低功率模式。
描述
LVTTL逻辑输入。使用此引脚提供一个REFCLK信号，内部PLL频率。
6
邮政信箱655303
达拉斯，德克萨斯州75265
