4 0的设备规格
（续）
4 4 2 2输入信号的要求NS32C032-10 NS32C032-15
（续）
名字
t
RSTS
t
RSTW
t
INTS
t
NMIW
t
DIS
t
DIH
t
SPCD
t
的SPC
t
SPCw
科幻gure
4-25 4-26
4-26
4-27
4-28
4-14
4-14
4-15
4-15
4-15
描述
RST建立时间
RST脉冲宽度
INT建立时间
NMI脉冲宽度
数据设置（从
读周期）
数据保持（奴隶
读周期）
从SPC脉冲延迟
SLAVE
SPC建立时间
从SPC脉冲宽度
从处理器
（异步输入）
AT SPC设置为AD-
礼服肩带翻译
AT SPC按住AD-
礼服肩带翻译
参考
条件
F ê PHI1前
在0 8V （两边）
F ê PHI1前
在0 8V （两边）
F ê PHI2 T1前
PHI1 T4后
PHI2 T4后
F ê PHI1前
在0 8V （两边）
NS32C032-10
民
10
64
20
70
15
3
30
30
25
最大
NS32C032-15
民
8
64
15
70
10
3
25
25
20
最大
ns
t
Cp
ns
ns
ns
ns
ns
ns
ns
单位
t
ATS
4-16
周期 PHI1前
在此期间， RST
脉冲被删除
循环F的 PHI1后
在此期间， RST
脉冲被删除
1
1
t
Cp
t
ATH
4-16
2
2
t
Cp
记
这个设置时间是必要的，以确保通过HLDA并提示确认CPU的随后的浮离公共汽车注意，在收到时间
HOLD信号，直到CPU浮标的是时间HOLD信号的功能变低，由RDY输入（在MMU的系统）的状态和当前的长度
MMU周期
4 4 2 3时钟要求NS32C032-10和NS32C032-15
名字
t
Cp
科幻gure
4-17
描述
时钟周期
参考
条件
PHI1 PHI2
下一个
PHI1 PHI2
在2 0V上PHI1
PHI2 （双边沿）
在90 ％V
CC
on
PHI1 PHI2
在15 ％V
CC
on
PHI1 PHI2
在15 ％V
CC
在PHI1 PHI2
在15 ％V
CC
在PHI1 PHI2
在2 0V
在PHI1 PHI2
NS32C032-10
民
100
最大
250
NS32C032-15
民
66
最大
250
ns
单位
t
CLW （1 2）
t
CLH （1 2）
t
CL1中（1 2）
t
NOVL （1 2）
t
nOVLas
t
CLwas
4-17
4-17
4–17
4-17
PHI1 PHI2
脉冲宽度
PHI1 PHI2高时间
PHI1 PHI2低电平时间
非重叠时间
非重叠不对称
(t
nOVL(1)
b
t
nOVL(2)
)
PHI1 PHI2不对称
(t
CLw(1)
b
t
CLw(2)
)
0 5 t
Cp
b
10纳秒
0 5 t
Cp
b
6纳秒
0 5 t
Cp
b
10纳秒
0 5 t
Cp
b
15纳秒
0 5 t
CP
b
6纳秒
b
2
b
3
b
5
0 5 t
CP
b
5纳秒
2
3
5
b
2
b
3
b
3
ns
2
3
3
ns
ns
ns
52
