AD73322L
引脚功能描述
助记符
VINP1
VFBP1
VINN1
VFBN1
REFOUT
功能
模拟输入通道1的正输入端的反相输入放大器。
反馈连接从通道1的正输入端的信号反相放大器的输出端。当输入
放大器被旁路时，该管脚可直接存取通道1的西格玛 - 德尔塔调制器的正输入端。
模拟输入通道1的负输入端的反相输入放大器。
来自通道1的负输入信号反相放大器的输出反馈连接。当输入
放大器被旁路时，该管脚可直接存取通道1的西格玛 - 德尔塔调制器的负输入端。
缓冲基准输出，其中有1.2 V或2.4 V ，该值依赖于状态的标称值
位5VEN的（ CRC ： 7 ） 。作为参考是共同的两个编解码器单元，所述基准值通过所述有线设置
或在CRC的： 7位每通道的控制寄存器C 。
旁路电容以0.1 AGND2
F
是必需的片上基准。电容器应固定
该引脚。
模拟电源连接。
模拟地/基板连接2 。
数字地面/底板连接。
数字电源连接。
低电平有效复位信号。这个输入复位整个芯片，复位控制寄存器和清除数字
电路。
串行时钟输出的速率决定从编解码器的串行传输速率/ 。它用于时钟数据或
控制信息和从串行端口（SPORT ） 。 SCLK的频率是相等的频率
主时钟（MCLK ）除以一个整数，该整数是外部mas-的产物
器的时钟频率分频器和串行时钟速率分。
主时钟输入。 MCLK从外部时钟信号驱动。
串行数据输出。数据和控制信息可以是关于该引脚输出和被定时在正
SCLK的边缘。 SDO是三态时没有信息传输时东南低。
帧信号输出SDO串行传输。帧同步是一个比特宽，是活跃的一个SCLK周期
之前的每个输出字的第一比特（MSB）。 SDOFS被引用到SCLK的上升沿。 SDOFS是
三态时， SE低。
帧信号输入SDI串行传输。帧同步是位宽，有效期1个SCLK周期
之前的每个输入字的第一个位（MSB） 。 SDIFS进行采样，在SCLK的下降沿被忽略
当SE是低的。
串行数据输入。数据和控制信息可被输入该引脚上，并且同步于所述负
SCLK的边缘。当SE低SDI被忽略。
SPORT启用。异步输入使能引脚对这项运动。当SE被设置为低，由DSP ，输出
这项运动的引脚为三态和输入引脚被忽略。 SCLK内部也禁止以
降低功耗。当SE拉高，这项运动的控制和数据寄存器都处于
原始值（ SE之前被带到低） ;然而，该定时计数器和其它内部寄存器是在
它们的复位值。
模拟地/基板连接。
模拟电源连接。
模拟输出从输出正端通道2 。
模拟输出从输出的负端通道2 。
模拟输出从输出正端通道1 。
模拟输出从输出的负端通道1 。
模拟输入到通道2的正输入端的反相输入端的放大器。
从上通道2的正输入端的反相放大器的输出反馈连接。当输入
放大器被旁路时，该引脚允许直接访问通道2的Σ-Δ调制器的正输入端。
模拟输入通道2的负输入端的反相输入放大器。
从上通道2的负输入信号反相放大器的输出反馈连接。当输入
放大器被旁路时，该引脚允许直接访问通道2的Σ-Δ调制器的负输入端。
REFCAP
AVDD2
AGND2
DGND
DVDD
RESET
SCLK
MCLK
SDO
SDOFS
SDIFS
SDI
SE
AGND1
AVDD1
VOUTP2
VOUTN2
VOUTP1
VOUTN1
VINP2
VFBP2
VINN2
VFBN2
–8–
第0版
