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初步的技术数据
非易失性存储器可编程电阻器
-40°C <牛逼
A
< + 85°C ，除非另有说明
12
.)
ADN2850
1
电气特性25K ， 250K OHM VERSIONS
(V
DD
= + 3V至+ 5.5V和，
参数
时钟周期时间（T
CYC
)
CS
建立时间
CLK关机时间
CS
上升
输入时钟脉冲宽度
数据建立时间
数据保持时间
CS
到SDO - SPI线采集
CS
到SDO - SPI线发布
CLK到SDO传输延迟
10
CLK为SDO数据保持时间
CS
高脉冲宽度
CS
高
CS
高
RDY崛起
CS
秋天
CS
上升到RDY下降时间
读取/保存到非易失性EEMEM
11
CS
上升到时钟边沿设置
预置脉冲宽度（异步）
预置的响应时间RDY高
Flash / EE存储器可靠性
13
耐力
数据保留
14
注意事项：
1.
2.
标准结构代表的平均读数为+ 25°C和V
DD
= +5V.
电阻位置非线性误差R- INL是最大电阻和最小电阻抽头之间的理想值之间的偏差。 R- DNL测量
相对阶跃变化，从连续抽头位置之间的理想。我
W
50uA的为V
DD
= + 2.7V和我
W
400UA为V
DD
= + 5V 。见测试电路如图XXXX
电阻端子W，B对极性没有限制，相对于彼此。
通过设计保证，不受生产测试。
共模漏电流是从任何终端B和W与V的共模偏置电平的DC泄漏的量度
DD
/ 2.
P
DISS
从（我计算
DD
X V
DD
) + (I
SS
X V
SS
)
适用于光接收机的光电二极管。
所有的动态特性采用V
DD
= + 5V和V
SS
= 0V
看测量值的位置的时序图。所有的输入控制电压与T指定
R
=t
F
=为2.5ns （10％至90％为3V ），并在1.5V的电压电平的定时。开关特性
同时使用V测量
DD
= + 3V和+ 5V 。
传播延迟取决于V的价值
DD
, R
PULL -UP
和C
L
看到应用程序的文本。
RDY引脚只对指令2， 3，8 ，9，10低，并且
PR
硬件脉冲： CMD_8 1毫秒; CMD_9,10 0.1毫秒; CMD_2,3 20毫秒。在T设备操作
A
=-40
o
& VDD< + 3V延长保存时间
要为35ms 。
零部件可以在+ 2.7V单电源供电，除了从0
o
C至-40
o
C，其中最小的+ 3V需要
该ADN2850包含16000个晶体管。模具尺寸： 100万×150万， 10,500平方密耳。
保持期限相当于在结温（T
J
） = 55 ℃，按照JEDEC标准。 22 ，方法A117 。基于0.6EV的活化能与接线减免保留一辈子
如在本数据手册的Flash / EE存储器描述部分图XXX温度。
符号
t
1
t
2
t
3
t
4
, t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
t
14
t
15
t
16
t
17
t
PRW
t
PRESP
条件
民
20
10
1
10
5
5
典型值
最大
单位
ns
ns
t
CYC
ns
ns
ns
ns
ns
ns
ns
ns
t
CYC
s
ms
ms
ns
ns
us
周期
岁月
接口时序特性适用于所有的零部件（注4,9 ）
时钟电平高或低
从积极CLK转型
从积极CLK转型
R
P
= 2.2KΩ ，C
L
< 20pF的
R
P
= 2.2KΩ ，C
L
< 20pF的
6
34
34
0
10
4
0
40
100
100
1
0.11
25
适用于命令2
H
, 3
H
, 9
H
未显示在时序图
PR
低脉冲，以刷新抽头
10
50
70
100,000
100
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
特定网络阳离子如有更改，恕不另行通知。
REV公屋， 13 ， 2001年8月
3
