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生产数据
WM8951
图19右对齐模式
DSP的模式是其中的左通道的MSB可在任一1
st
或2
nd
BCLK的上升沿
（由LRP可选）继LRC过渡高。右声道的数据紧随其后离开
信道的数据。
图20 DSP模式
在所有模式ADCLRC必须改变在BCLK的下降沿，请参考
图17中的图
18 ，图19
和
图20 。
运行在DSP模式下，数字音频接口可便于使用，用于支撑各种
采样率和字长。唯一的要求是，所有的数据被内正确的转移
BCLK的周期数，以适合所选择的字长度。
为了使数字音频接口提供在三种其他模式类似的支撑件（左对齐，
I
2
S和右对齐） ，该ADCLRC和BCLK频率，连续性和标记空间比需要
更仔细的考虑。
在从模式下， ADCLRC并不需要具有50:50的传号空号比。 BCLK输入不需要
连续的。然而，它需要有足够的BCLK周期为每个ADCLRC过渡
以时钟所选择的数据字长度。非50 ：在50 LRC要求是使用在一些
情况下，如具有USB 12MHZ时钟。这里只是简单分频范围内的12MHz时钟
DSP生成LRC以及BCLK不会产生相应的ADCLRC因为它不再
改变在BCLK的下降沿。例如， 12MHz的/ 32K FS模式有每375 MCLK
LRC 。在这些情况下ADCLRC可以制成非50:50。
在主控模式下， ADCLRC将与BCLK输出64 50:50标记空间比输出x
基频（即， 48千赫） 。
w
PD版本4.0 2005年5月
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