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CY7C1381C
CY7C1383C
CY7C1383C ：引脚定义
名字
A
0
, A
1
, A
TQFP
(3-Chip
启用）
37,36,32,33,34,
35,42,43,44,45,
46,47,48,49,50,
80,81,82,99,100
BGA
(1-Chip
启用）
P4,N4,A2,B2,
C2,R2,T2,A3,
B3,C3,T3,A5,
B5,C5,T5,A6,
B6,C6,R6,T6
L5,G3
FBGA
(3-Chip
启用）
R6,P6,A2,
A10,A11,B2,
B10,N6,P3,P4,
P8,P9,P10,
P11,R3,R4,
R8,R9,R10,R11
B5,A4
I / O
输入 -
同步
描述
用地址输入选择之一
1M地址位置。
采样的利培
荷兰国际集团在CLK的边缘，如果ADSP或者是ADSC
低电平有效，而CE
1
，CE
2
和CE
3[2]
是
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
到SRAM中。采样的上升沿
CLK 。
全局写使能输入，低电平有效。
当上的上升沿置位低
CLK ，一个全球性的写操作进行的（所有字节
被写入，而不管这些值的上
BW
[A ： B]
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
信号必须被拉低进行
字节写。
时钟输入。
用于捕获所有
同步输入到该设备。还用
递增突发计数器时， ADV为
置为低电平，一阵操作过程中。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
2
和CE
3[2]
to
选择/取消选择该设备。 ADSP被忽略
如果CE
1
为高。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
3[2]
to
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
2
to
选择/取消选择该设备。
BW
A,
BW
B
93,94
输入 -
同步
GW
88
H4
B7
输入 -
同步
BWE
87
M4
A7
输入 -
同步
CLK
89
K4
B6
输入 -
时钟
CE
1
98
E4
A3
输入 -
同步
CE
2
97
-
B3
输入 -
同步
CE
3[2]
92
-
A6
输入 -
同步
OE
86
F4
B8
输入 -
输出使能，异步输入，
异步
低电平有效。
控制的方向
I / O引脚。当低时， I / O引脚用作
输出。当拉高高， I / O引脚
处于三态，并作为输入数据引脚的行为。 OE
中的读出的第一个时钟被屏蔽
从取消循环出现时，
状态。
输入 -
同步
提前输入信号，采样到
上升CLK的边缘。
当断言，它
自动在一个递增地址
爆循环。
ADV
83
G4
A9
文件编号： 38-05238牧师* B
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