ISL6123 ， ISL6124 ， ISL6125 ， ISL6126 ， ISL6127 ， ISL6128
前面的闸门已经达到了 VQP -1V 。经过最后的160毫秒
GATE是VQP的RESET ＃输出将被拉高。一旦
任何UVLO不满意， RESET ＃被拉低， SYSRST ＃是
拉低，所有浇口都同时截止。当
ENABLE ＃为高信号为D GATE将开始拉低，并
一旦低于0.6V下一个门将，然后开始拉低下等
直到所有的大门都为0V 。卸载，该关闭的序列
将完成<1ms 。该变体提供了以更低的成本和尺寸
实现作为外部延迟上限不被使用。自
延迟上限不使用本IC不能耽误的开始
随后盖茨因此，有必要稳定或系统
内部管理需要考虑。
该
ISL6128
是一个四信道设备组的四个
信道分成两组各两个通道，为A，B和
C，D各组有自己的ENABLE ＃和RESET ＃ I / IO
销。这需要所有四个UVLO和两个使能＃ s到会
满意测序开始。在A， B组将首先开启
之后的第二ENABLE ＃ 10毫秒拉低与A则B
打开之后C，那么D.一旦前面的GATE =
VQP下一DLY_ON脚开始的电容充电。因此
所有四个城门打开。 门后约160毫秒
= VQP的RESET ＃输出被释放到高电平。一旦任何
UVLO不满意，只有相关组的RESET ＃和2
门被拉低。相关的EN输入，必须为循环
发生故障的组被打开，再打开。正常关机
无论是通过信令调用两个使能输入＃高，这
将导致所有的两个相关盖茨关机相反
顺序接通。 DLY_X帽调整之间的延迟
盖茨开通和关断，但不是为了在。
期间的偏置向上的RESET ＃输出保证在
正确的状态与V
DD
低于1V 。
在SYSRST ＃引脚是一个真正的I / O连接兼具
功能。作为输入时，如果它被拉低所有闸门将
无条件地关闭和复位＃拉低，见图
6.此输入可被用作一个无等待使能输入，如果所有的
输入（ ENABLE & UVLO）很满意它不会等待
通过 10ms的延迟启用启动DLY_ON帽
充电。它也是有用的，当多重音序器
在设计中需要同时停止执行
（杀死开关）在所有音序器。作为输出，后
在序列完成后，将拉低后的任何UVLO是
不满意再于T
FIL
拉其他SYSRST ＃
低投入上常见的连接从而无条件
关闭多个序列发生器的所有输出。
除了ISL6128故障后，对转重启
顺序自动一旦满足所有要求。这
允许对序列发生器和一个之间没有相互作用
控制器IC如果需要的话。启用& RESET ＃ I / O做
允许的反馈和控制一个更高的水平，如果需要的。
该ISL6128要求相关ENABLE ＃进行循环
其关联的组大门的重启。
如果没有电容器连接DLY_ON或间
DLY_OFF引脚和地面然后所有相关的门
开始的10毫秒后，立即打开（T
UVLOdel
)
ENABLE稳定时间已结束城门
立即开始关闭时启用断言。
如果一些钢轨是待测序一起，以
消除电容器方差的时间，并获得效果
降低成本，一个共同的电容器可以被连接到两个
以上DLY_ON或DLY_OFF引脚。在这种情况下，乘以
通过的共同DLY_X引脚的数量，以电容值
保持所期望的定时。
表1示出了从开始时的标称时间延迟
充电的各种电容的1.27V基准
值的DLY_X引脚。该表不包括在
10毫秒的实现过程中的启动顺序锁定延迟
但代表的使能锁定结束时间
延迟至GATE过渡的开始。有没有启用
锁定延迟为一个序列断，所以该表格示出了
从禁止信号的延迟GATE过渡。
表1中。
标称延时测序门槛
DLY引脚电容
开放
100pF
1000pF
0.01F
0.1F
1F
10F
注：喃。牛逼
DEL_SEQ
=第（ μF ） * 1.3MΩ 。
时间（s）
0.00006
0.00013
0.0013
0.013
0.13
1.3
13
图2示出了导通和图3中的标称电流关断
时序的图
ISL6123
和
ISL6124
产品。
该
ISL6125
是除开排水沟，而不是GATE类似
引脚被拉至V
DD
.
请注意，延迟和灵活的排序可能性。
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FN9005.4
2005年6月10日
