82C284
引脚说明
下面的引脚功能描述都为82C284时钟发生器。
针
符号
CLK
数
10
TYPE
O
描述
系统时钟：使用由必须被同步的处理器和支持设备的信号
理性与所述处理器。在CLK输出的频率是否具有所需的内部处理器的两倍
时钟频率。 CLK可以驱动TTL和CMOS电平输入。
频率/ CRYSTAL选择：该引脚选择源CLK输出。当有一个
在此输入低电平时，内部晶体振荡器驱动的CLK 。当存在于F / C =高电平，
在EFI驱动输入CLK输入。该引脚可动态切换，这使得改变
处理器CLK频率，同时运行于低功耗操作等。
水晶：该并联谐振，基本模式晶体用于连接在 - 销一条龙
ternal振荡器。当F / C为低，内部振荡器将驱动CLK输出晶体频
昆西。晶体的频率必须是所期望的内部处理器时钟频率的两倍。
外部频率IN：驱动CLK当F / C输入为高电平。在EFI输入频率
必须两倍于所需的内部处理器时钟频率。
外设时钟：它提供了50％的占空比时钟二分之一frequen-输出
CY CLK的。 PCLK将是同相的内部处理器时钟以下后第一总线周期
该处理器已被重置。
异步READY ENABLE ：一个低电平有效输入，符合资格的ARDY输入。
ARDYEN选择ARDY为就绪的来源为当前总线周期。投入ARDYEN可能
异步应用到CLK 。建立和保持时间给予保证保证响应
为同步输出。
异步READY ：用于终止当前总线周期的低电平输入。该ARDY
输入由ARDYEN合格。输入ARDY可以异步应用到的CLK 。设置和
保持时间被给予保证保证响应于同步输出。
同步READY ENABLE ：一个低电平有效输入，资格SRDY 。 SRDYEN选择
SRDY为源准备了CPU当前总线周期。建立时间和保持时间必须
满足正常运行。
同步就绪：用于终止当前总线周期的低电平输入。该SRDY
输入由SRDYEN输入合格。建立时间和保持时间必须满足正常运行。
就绪：一个低电平输出该信号到当前总线周期是要的COM处理器
pleted 。该SRDY SRDYEN ， ARDY ， ARDYEN ， S1， S0和RES输入控制READY作为解释
以后处于READY发生器部分。 READY是一个漏极开路输出，需要一个外部上拉
电阻器。
状态：这些投入准备82C284为后续的总线周期。 S0和S1的同步
PCLK到内部处理器时钟和控制就绪。建立和保持时间必须满足
正确操作
RESET ：这是从RES复位输入来源的高电平输出，用于强制系
TEM成初始状态。当RESET处于激活状态， READY将被激活（ LOW） 。
RESET IN：一个低电平有效输入，产生系统复位信号（ RESET ） 。信号RES
可以异步地施加到的CLK 。设置在RES施密特触发输入，使一个RC
电路可以被用来提供一个时间延迟。建立和保持时间给予保证有保证
针对同步输入。
系统电源： + 5V电源引脚。 V之间的0.1μF电容
CC
和GND是中建议
谁料去耦。
系统接地： 0V
F / C
6
I
X1, X2
7, 8
I
EFI
5
I
PCLK
13
O
ARDYEN
17
I
ARDY
1
I
SRDYEN
3
I
SRDY
2
I
准备
4
O
S0, S1
15,16
I
RESET
12
O
水库
11
I
V
CC
GND
18
9
2
