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HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
录得双数据速率SDRAM模块
应用说明
自刷新退出（ RESET低，时钟运行） - 可选
1.系统采用有效的逻辑电平寄存器的DIMM的数据输入（地址和控制
连接器） 。 CKE必须保持低和所有其它输入应被驱动到一个已知的状态。大体
这些命令可以由系统设计者来确定。一种选择是使用一个SDRAM “ NOP ”
命令（ CKE低） ，因为这是自刷新退出序列中定义的第一个命令（理想情况下这
将是一个“ NOP取消选择”命令） 。第二选项是适用于所有的寄存器的输入低电平为
用的寄存器输出的状态保持一致。
2.系统切换RESET为逻辑“高”级别。 SDRAM的是现在的功能和收信
命令。自的RESET信号是异步的，它并不需要被连接到一个特定的时钟沿
（在此期间，注册输入必须继续保持稳定） 。
3.系统必须保持稳定的寄存器输入到寄存器的正常运转为止。该寄存器有
一激活时间，允许时钟接收器，输入接收器，和输出驱动器有足够的时间导通
并趋于稳定。在此期间，系统必须保持在第1步。它描述了有效逻辑电平
也是一个功能性需求，该寄存器保持一个低的状态，在所述CKE输出，以保证
该的DDR SDRAM继续接收CKE的低电平。这个激活时间，从异步
切换从低到高的复位，直至寄存器是稳定并准备接受输入信号，为t （ACT
）作为寄存器DIMM文档中的说明。
4.该系统可以开始JEDEC定义的DDR SDRAM自刷新退出过程。
自刷新进入/退出（ RESET高，时钟运行） - 可选
由于这个序列不涉及使用复位功能的，符合JEDEC标准SDRAM规格
详细介绍了该方法的进入和退出自刷新此情况。
自刷新项（ RESET高，时钟已关闭） - 不允许
为了保持在寄存器输出的有效低的水平，这是必需的，无论是时钟保持运行状态，并且
系统驱动器上CKE低水平，或时钟断电和复位是根据低电平
序本应用笔记定义。在该情况下，复位保持为高，并在时钟被关闭，
锁相环驱动高阻时钟输入到寄存器的时钟输入。而对RESET未知DIMM水平低
国家将导致。
数据表
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修订版0.5 ， 2003-12
