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HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
录得双数据速率SDRAM模块
应用说明
上电顺序与RESET - 必需
1.系统在有效的低电平复位设置。这是在上电期间首选的默认状态。该输入
条件强制所有寄存器输出独立的寄存器输入条件的低状态（数据和
时钟） ，确保CKE是在一个稳定的低水平的DDR SDRAM芯片。
2.电源应根据在DDR的JEDEC批准的初始化序列进行初始化
SDRAM芯片。
3.稳定时钟到SDRAM的系统必须驱动时钟到应用程序的频率（PLL
操作不放心，直到输入时钟为20MHz到达） 。时钟在SDRAM的稳定性将
受所有适用的系统时钟的设备和时间的分配必须允许所有时钟器件来解决。
一旦一个稳定的时钟是在DIMM PLL ，所需要的PLL稳定时间收到（假设电源
DIMM稳定）为100微秒。当一个稳定的时钟存在于SDRAM的输入（从从动
PLL ）的DDR SDRAM需要200微秒之前的SDRAM运行。
4.该系统采用有效的逻辑电平寄存器的DIMM的数据输入（地址和控制
连接器） 。 CKE必须保持低和所有其它输入应被驱动到一个已知的状态。大体
这些命令可以由系统设计者来确定。一种选择是使用一个SDRAM “ NOP ”
命令（ CKE低），因为这是由JEDEC的初始化序列限定（理想的第一命令
这将是一个“ NOP取消选择”命令） 。第二个选项是适用于所有的寄存器输入低水平
要与寄存器输出的状态保持一致。
5.系统切换RESET为逻辑“高”级别。 SDRAM的是现在的功能和收信
命令。自的RESET信号是异步的，设置在相对于所述复位定时以特定的时钟
边缘不需要（在此期间，寄存器的输入必须保持稳定） 。
6.系统必须保持稳定的寄存器输入到寄存器的正常运转为止。该寄存器有
一激活时间，允许其时钟接收器，数据输入接收器，和输出驱动器有足够的时间是
导通，并成为稳定的。在此期间，系统必须保持在步骤中描述的有效的逻辑电平
5.它也是一个功能性需求，该寄存器保持在所述CKE输出低状态，以保证
该的DDR SDRAM继续接收CKE的低电平。注册激活时间（t （ ACT ） ） ，从
RESET异步切换从低到高，直到寄存器是稳定的，并准备接受输入
信号，被指定的寄存器DIMM做- umentation 。
7.系统可以开始JEDEC的定义的DDR SDRAM上电序列（根据JEDEC-
pproved初始化序列）。
自刷新项（ RESET低，时钟已关闭） - 可选
自刷新可以用来保留的DDR SDRAM DIMM的数据，即使该系统的其余部分被断电
和时钟都关闭。该模式允许在DIMM保留数据，而无需外部时钟的DDR SDRAM芯片。
自刷新模式是一个理想的时间，利用复位引脚，因为这可以减少注册功耗
（ RESET低去激活注册CK和CK ，数据输入接收机和数据输出驱动器） 。
1.系统采用自刷新项命令。 （ CKE →低， CS →低， RAS
→
低，中科院→低， WE →
HIGH ）
注：注：该命令后到达DDR SDRAM一个时钟，由于在附加寄存器流水线
注册的DIMM 。后此命令发出到SDRAM中，所有的地址和控制和时钟输入的
条件的SDRAM是不要除CKE的Cares- 。
2.系统在有效的低电平复位设置。这种输入条件强制所有寄存器输出低电平状态，
独立于registerm输入（数据和时钟）的条件，并确保CKE ，和所有其他
控制和地址信号，是一个稳定的低水平处的DDR SDRAM 。自的RESET信号是
异步，关于复位定时设置为一个特定的时钟边沿不是必需的。
3.系统将关闭时钟输入到DIMM 。 （可选）
一。为了减少的DIMM的PLL电流，时钟输入端，以在DIMM被关断，从而导致在高Z时钟
输入向SDRAM芯片和寄存器。这必须的复位时间停用后进行
注册（T （ INACT ） ） 。在停用时间定义了时间，其中时钟和控制及地址
数据表
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修订版0.5 ， 2003-12
