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HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
录得双数据速率SDRAM模块
引脚配置
RS1
RS0
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
DQS4
DM4/DQS13
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
D0
D9
D4
D13
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
DQS5
DM5/DQS14
D1
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D10
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D5
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D14
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
D2
D11
D6
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
D15
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
DQS7
DM7DQS16
D3
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
D12
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D16
DQS8
DM8/DQS17
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
D8
S0
S1
BA0-BA1
A0-A13
7
RAS
CAS
CKE0
CKE1
WE
PCK
PCK
R
E
G
I
S
T
E
R
表带：见注4
CK0 ， CK0 --------- PLL *
RS0 -> CS ： SDRAM的D0 - D8
*每个时钟负载表/接线图线
RS1 -> CS ： SDRAM的D9 -D17
注意事项：
RBA0 - RBA1 -> BA0 - BA1 ： SDRAM的D0 -D17
1
。 DQ到I / O接线可一个字节中的变化。
RA0-RA13
7
-> A0 -A13
7
： SDRAM的D0 -D17
2. DQ / DQS / DM / CKE / S的关系必须保持，如图所示。
RRAS -> RAS ： SDRAM的D0 -D17
3. DQ / DQS电阻应为22欧姆。
RCAS -> CAS ： SDRAM的D0 -D17
4. V
DDID
表带连接（存储设备V
DD
, V
DDQ
):
RCKE0 -> CKE ： SDRAM的D0 - D8
表带出来（开） ： V
DD
= V
DDQ
RCKE1 -> CKE ： SDRAM的D9 -D17
表带（V
SS
): V
DD
≠
V
DDQ
.
RWE -> WE： SDRAM的D0 -D17
5. RS0和DIMM的前后侧之间RS1备用。
6，地址和控制电阻应为22欧姆。
RESET
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
的DQ
V
DDSPD
串行PD
SCL
WP A0
A1
A2
SDA
SA0 SA1 SA2
D17
V
DDQ
V
DD
VREF
V
SS
V
DDID
串行PD
D0-D17
D0-D17
D0-D17
D0-D17
7. A13没有连线的原始卡A.
图2
框图 - 2级64M
×
72 DDR SDRAM HYS72D128321GBR- [ 5/6/7 ] -B
数据表
12
修订版0.5 ， 2003-12
