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DDR SDRAM 256Mb的F-模（ X8 ， X16 ）无铅
成分说明
DDR SDRAM
1.太赫兹和TLZ跃迁发生在相同的访问时间窗作为有效数据的转换。这些参数没有被引用到一个
特定的电压水平，但指定时不再驾驶（ HZ ）的设备输出，或开始驾驶（ LZ ） 。
2.最大限制这个参数不是一个设备的限制。该装置将具有更大的价值。此参数，但SYS
TEM的性能（总线周转）将相应降低。
3.具体要求是， DQS有效（高，低，或在上一个有效过渡某些点）上或该CK边缘之前。一
有效转变被定义为单调的，并满足该设备的输入端电压变化率规范。在没有写是PREVI
ously在总线上的进步， DQS将TRAN sitioning从高Z到逻辑低电平。如果先前写在进步， DQS可以
有高，低，或转换从高电平变为低电平，此时，取决于tDQSS 。
4.最多八个自动刷新命令可以发布到任何给定的DDR SDRAM器件。
5.对于命令/地址输入转换率
≥
1.0 V / ns的
6.对于命令/地址输入转换率
≥
0.5 V / ns的和
＆ LT ;
1.0 V / ns的
7.对于CK & CK摆率
≥
1.0 V / ns的
8.这些参数保证设备定时，但它们不必在每台设备上进行测试。它们可以通过保证
设备的设计或测试相关性。
9.转换速率测量VOH （ AC）和VOL （ AC）之间。
10.民（ TCL ， TCH）是指实际时钟低电平时间的更小，为顾客提供设备的实际时钟的时候（即本
值可以大于为TCL和总胆固醇）的最小规格界限.....例如， TCL和总胆固醇是的= 50％
时钟源，少半周期抖动由于干扰到（ tJIT （串扰） ）期间，少半周期抖动（ tJIT （ HP ） ）
时钟痕迹。
11. tQH = THP - TQHS ，其中：
THP =最小半个时钟周期对于任何给定的周期，由时钟高或低时钟（TCH ， TCL ）定义。 TQHS占1）
片上时钟电路的脉冲宽度失真;和2）的最坏情况的顶出的DQS在一个tansition接着最坏
壳体拉入上下一过渡，这两者都是，分别，由于数据引脚歪斜和输出图案效果的DQ的，和对
信道的输出驱动器的n沟道型的变化。
12. TDQSQ
包括数据引脚歪斜和输出模式的影响，并且向输出驱动器对任何给定周期的n沟道型变异的p沟道。
13. tDAL = （ tWR的/ TCK ） + （TRP / TCK ）
对于上述各方面的，如果不是已经整数，舍入到下一个最高的整数。例如：对于DDR266B在CL = 2.5，
TCK = 7.5ns tDAL = （15纳秒/ 7.5纳秒） +（ 20纳秒/ 7.5ns ）=（ 2） +（3）
tDAL = 5个时钟周期
系统注意事项：
一。上拉转换速率是在测试条件下characteristized如图1 。
测试点
产量
50
VSSQ
图1：上拉转换速率测试负载
修订版1.2 2004年10月
