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ADSP-2186L
系统接口
时钟信号
图2示出了与典型的基本系统配置
ADSP - 2186L ，两个串口设备，一个字节宽度的EPROM和
可选的外接程序和数据覆盖存储器（模式
可选择） 。可编程等待状态的产生使得亲
处理器可以轻松地连接慢的外围设备。 ADSP-的
2186L还提供了四个外部中断和两个串行端口
六个外部中断和一个串行端口。主机内存
模式允许访问整个外部数据总线，但限制
寻址到一个单独的地址位（ A0）。附加系统
外设可以在这种模式下，通过使用克斯特的添加
纳尔硬件来产生并锁存地址信号。
完整的内存模式
在ADSP- 2186L可通过计时无论是水晶或
TTL兼容的时钟信号。
在CLKIN输入不能停止，运行过程中改变
或操作低于指定频率在正常操作期间。
唯一的例外是当处理器处于省电
状态。有关省电功能的其他信息，
参阅
ADSP- 218X DSP硬件参考。
如果一个外部时钟的情况下，它应该是一个TTL兼容
信号一半的指令速率运行。该信号是CON-
，连接到该处理器的CLKIN的输入。当使用外部时钟
在使用时， XTAL输入必须悬空。
在ADSP- 2186L使用输入时钟，其频率等于
一半的指令速率; 0.20 MHz的输入时钟产生一个25纳秒
处理器周期（相当于40兆赫） 。通常情况下，
指令在单处理机周期执行。所有设备
定时是相对于所述内部指令时钟速率，这是
当启用时由CLKOUT信号指示。
由于ADSP- 2186L包括一个片上振荡器电路，
外部晶体也可以使用。该晶体的连接
横跨CLKIN和XTAL引脚，与两个电容器CON组
连接的，如图3，电容值依赖于
晶型，应该由晶振制造商指定。
并联谐振，基频，微处理器
高档水晶应该被使用。
的时钟输出（ CLKOUT）信号由时处理产生的
SOR在处理器的周期率。这可以使能和
由SPORT0自动缓冲的CLKODIS位禁止
控制寄存器。
ADSP-2186L
1 / 2X时钟
OR
水晶
CLKIN
XTAL
FL0–2
PF
3
IRQ2/PF
7
IRQE / PF
4
IRQL0/PF
5
IRQL1/PF
6
模式C / PF 2
模式B / PF 1
MODE A / PF 0
ADDR13–0
D
23–16
24
DATA23–0
血粉
WR
RD
IOMS
A
13–0
ADDR
D
23–0
数据
PMS
DMS
CMS
BR
BG
BGH
PWD
PWDACK
A
10–0
ADDR
D
23–8
数据
CS
D
15–8
数据
CS
A0–A21
14
A
13–0
字节
内存
I / O空间
（外设）
2048地点
SPORT1
串行
设备
SCLK1
RFS1或
IRQ0
TFS1或
IRQ1
DT1或FO
DR1或FI
覆盖
内存
两个8K
PM SEGMENTS
两个8K
DM SEGMENTS
SPORT0
串行
设备
SCLK0
RFS0
TFS0
DT0
DR0
主机内存模式
ADSP-2186L
1 / 2X时钟
OR
水晶
CLKIN
XTAL
A0
FL0–2
PF
3
IRQ2/PF
7
IRQE / PF
4
IRQL0/PF
5
IRQL1/PF
6
模式C / PF 2
模式B / PF 1
MODE A / PF 0
16
DATA23–8
血粉
WR
RD
IOMS
1
CLKIN
XTAL
CLKOUT
DSP
图3.外部晶体连接
RESET
SPORT1
串行
设备
SCLK1
RFS1或
IRQ0
TFS1或
IRQ1
DT1或FO
DR1或FI
SPORT0
串行
设备
SCLK0
RFS0
TFS0
DT0
DR0
PMS
DMS
CMS
BR
BG
BGH
PWD
PWDACK
该
RESET
信号启动ADSP- 2186L的主复位。
该
RESET
信号必须在上电时置位
序，以保证正确的初始化。
RESET
在初始
上电时必须保持足够长的时间以使内部时钟
为稳定。如果
RESET
激活后，电任何时候，
时钟继续运行，并且不需要稳定时间。
上电顺序是德网络定义为所需的总时间
晶体振荡电路的后一个有效V到稳定
DD
is
施加到所述处理器，并且用于内部锁相环
（PLL）锁定到所述特定频率的晶体。最少
2000 CLKIN周期确保了PLL已锁定，但不
不包括晶体振荡器的启动时间。在这
上电顺序的
RESET
信号应保持低电平。上
随后的复位，
RESET
信号必须满足微型
妈妈脉宽规范，T
RSP
.
该
RESET
输入包含一些滞后;然而，如果一个RC
电路被用来产生
RESET
信号，外部施密特
触发器被推荐。
IDMA端口
系统
接口
OR
调节器
16
IRD/D6
IWR/D7
IS/D4
IAL/D5
IACK/D3
IAD15–0
图2.系统基本配置
版本B
–7–
