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P L I M I N A R
在PLL框图，该INT_PLL是Interme-
diate PLL ，用于乘以32.768 kHz的输入
频率45 ，以产生一个1.4746 MHz输入用于
由LS_PLL和VID_PLL 。该LS_PLL ，或低
速度锁相环，用于再次乘以1.4746兆赫
由25个输入，以产生36.864 MHz的输出。这个输出
投放LS_PLL的再分频提供
频率表21中示出。
该LS_PLL也产生用2.048 MHz的信号
由VID_PLL或视频的PLL来生成
14.336 MHz的时钟使用内部LCD控制器。
这个频率也可在X1OUT引脚
如果选择外部视频控制器使用。
该HS_PLL可以被编程，以提供一个
在表20中示出的高速CPU的时钟频率。
在低速PLL模式运行时，CPU
时钟是从该低速时钟输出驱动
低速PLL分频链。 CPU的时钟频率
在低速模式下使用昆西是可编
竹叶提取下列频率： 4.608兆赫， 2.304
兆赫， 1.152 MHz和0.567 MHz的。在打盹，睡眠，
和暂停操作模式时，CPU时钟是
正常停止。这个时钟速度为9.216兆赫
当它正在运行。
慢刷新和自刷新的DRAM是由支持
在lanSC300微控制器。刷新定时器
源和刷新速率是可选择的。当
CPU时钟停止，只有时钟源刷新
是32 kHz的时钟。 CAS先于RAS DRAM刷新
进行。
当DMA子系统处于空闲状态时，DMA时钟CON-
控制逻辑停止时钟输入到DMA控制器。
DMA的时钟启动任何DREQ的时候
投入高。当DMA周期正在进行中，则
DMA时钟仍有效，只要一个DREQ输入
高或内部AEN信号是有效的。
为了减少在打盹，睡眠功耗和
挂起模式时，CPU时钟被关闭。为了进一步
减少在这三种模式中的功耗，
高速PLL被关断。低速锁相环
留在默认情况下，但是可以被编程以关闭中
所有三种模式。
有关关联的信号信息
电源管理（ ACIN ， BL4 - BL1 ， EXTSMI ， LPH ，
PGP3 - PGP0 ， PMC4 - PMC0和SUS / RES ） ，见
“电源管理接口”第40页了解更多
信息，请参看第1章
义隆
TM
SC300微
控制器程序员参考手册
，订购
#18470.
表20 。
高速CPU时钟频率
HS_PLL输出频率
39.496兆赫
50.023兆赫
65.829兆赫
2个CPU频率
40 MHZ
50兆赫
66兆赫
lanSC300微控制器
电源管理
动态CPU时钟切换的主要形式
电源管理在lanSC300微控制器。
当系统处于高速PLL模式，所述
lanSC300微控制器可以被配置为使用
PLL的高速时钟输出为主要的MEM
储器，本地总线访问， CPU空闲周期，和ROM AC-
正如事实配置为使用高速时钟。中
循环到I / O设备，PCMCIA ，ROM和其它克斯特
纳尔ISA设备时，CPU时钟被动态地切换
到低速的PLL的输出。
表21 。
锁相环
INT_PLL
LS_PLL
频率
1.4746兆赫
36.864兆赫
1.8432兆赫
1.1892兆赫
HS_PLL
VID_PLL
39.496兆赫， 50.023兆赫，
或65.829兆赫
14.336兆赫
PLL输出
应用领域
LS_PLL和VID_PLL
除以2
16450 UART时钟
8254定时器时钟
输入到高速/低速MUX
LCD控制器
ELAN SC300 微控制器数据表
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