EDS1216AABH ， EDS1216CABH
引脚功能
CLK （输入引脚）
CLK是主时钟输入。其它输入信号是参照在CLK的上升沿。
CKE （输入引脚）
CKE确定下一个CLK （时钟）的有效性。如果CKE为高时，下一个CLK的上升沿有效;否则它是
无效的。如果在CLK的上升沿是无效的，该内部时钟不发出和同步DRAM暂停
操作。
当同步DRAM是不是在突发模式和CKE被否定，器件进入掉电模式。
在掉电模式下， CKE必须保持低电平。
/ CS （输入引脚）
/ CS为低电平启动命令输入周期。当/ CS为高电平时，命令会被忽略，但行动仍在继续。
/ RAS ， / CAS ，和/ WE （输入引脚）
/ RAS ， / CAS和/ WE对现有的DRAM ，但不同的功能相同的符号。有关详细信息，请参阅
命令表。
A0到A11 （输入引脚）
行地址由A0在CLK （时钟） ，在有效指令周期上升沿来确定至A11 。
列地址由A0确定至A8在读的CLK上升沿或写命令周期。
A10定义了预充电模式。当A10为高，在预充电命令周期，所有银行都预充电;
当A10为低电平，只有BA0和BA1选择的银行进行预充电。
当A10是高读取或写入命令周期，预充电后的突发访问自动启动。
BA0和BA1 （输入引脚）
BA0和BA1是银行选择信号。 （见银行选择信号表）
[银行选择信号表]
BA0
BANK 0
银行1
2银行
3银行
L
H
L
H
BA1
L
L
H
H
注： H： VIH 。 L： VIL 。
UDQM和LDQM （输入引脚）
UDQM和LDQM控制输入/输出缓冲器。 UDQM和LDQM控制高字节（ DQ8到DQ15 ）和低字节
（ DQ0到DQ7 ） 。
DQ0到DQ15 （输入/输出引脚）
DQ管脚具有相同的功能，在传统的DRAM I / O引脚。
VDD ， VSS ， VDDQ ， VSSQ （电源）
VDD和VSS是电源引脚的内部电路。 VDDQ和VSSQ是电源引脚输出
缓冲区。
数据表E0410E40 （版本4.0 ）
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