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A67P06181 / A67P93361系列
AC特性
（注4 ）
(0
°
C
≤
T
A
≤
70
°
C， VCC = + 2.5V
±
5%)
符号
参数
分钟。
-6.5
马克斯。
分钟。
-7.5
马克斯。
分钟。
-8.5
马克斯。
单位
记
时钟
t
KHKH
t
KF
t
KHKL
t
KLKH
时钟周期时间
时钟频率
时钟高电平时间
时钟低电平时间
7.5
-
2.5
2.5
-
133
-
-
-8.5
-
2.8
2.8
-
117
-
-
10
-
3.0
3.0
-
100
-
-
ns
兆赫
ns
ns
输出时间
t
KHQV
t
KHQX
t
KHQX1
t
KHQZ
t
GLQV
t
GLQX
t
GHQZ
时钟到输出有效
时钟输出无效
时钟输出在低Z
时钟输出高阻
OE到输出有效
OE为输出低Z
OE为输出高阻
-
3.0
2.5
1.5
-
0
-
6.5
-
-
3.8
3.5
-
3.5
-
3.0
2.5
1.5
-
0
-
7.5
-
-
4.0
3.5
-
3.5
-
3.0
2.5
1.5
-
0
-
8.5
-
-
5.0
4.0
-
4.0
ns
ns
ns
ns
ns
ns
ns
1,2,3
1,2,3
4
1,2,3
1,2,3
设置时间
t
AVKH
t
EVKH
t
CVKH
t
DVKH
地址
时钟使能（
CEN
)
控制信号的
数据在
1.5
1.5
1.5
1.5
-
-
-
-
2.0
2.0
2.0
2.0
-
-
-
-
2.0
2.0
2.0
2.0
-
-
-
-
ns
ns
ns
ns
5
5
5
5
保持时间
t
KHAX
t
KHEX
t
KHCX
t
KHDX
地址
时钟使能（
CEN
)
控制信号的
数据在
0.5
0.5
0.5
0.5
-
-
-
-
0.5
0.5
0.5
0.5
-
-
-
-
0.5
0.5
0.5
0.5
-
-
-
-
ns
ns
ns
ns
5
5
5
5
注：1。该参数进行采样。
2.输出负载被指定用C 1 = 5pF的如在图2中。
3.转换测量
±
200mV的从稳态电压。
4. OE可以被认为是写在“不关心” ;然而，控制OE可以帮助微调的系统
周转时间。
5.这是一个同步装置。所有的地址必须符合规定的建立和保持时间对所有上升沿
当CLK ADV /
LD
为低和芯片使能。所有其他的同步输入满足建立和保持时间与
稳定的逻辑电平进行时钟的所有上升沿（CLK）时，该芯片被使能。芯片使能必须在每个有效
CLK的上升沿时（ ADV /
LD
为低电平），以保持启用状态。
初步
（ 2004年9月，版本0.0 ）
12
AMIC技术股份有限公司
