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A67P06181 / A67P93361系列
初步
文档标题
1M X 18 , 512K ×36的LVTTL ,流通型ZeBL
TM
SRAM
修订历史
版本号
0.0
1M X 18 , 512K ×36的LVTTL ,流通型ZeBL
TM
SRAM
历史
创刊号
发行日期
2004年9月20日,
备注
初步
初步
( 2004年9月,版本0.0 )
AMIC技术股份有限公司
A67P06181 / A67P93361系列
初步
特点
快速访问时间: 6.5 / 7.5 / 8.5纳秒
( 153 , 133 , 117兆赫)
读取和写入周期之间的零总线延迟
允许100 %的总线利用率
信号+ 2.5V
±
5 %的电源
单个字节写入控制能力
时钟使能(
CEN
)引脚使能时钟和暂停
操作
时钟控制和注册地址,数据和
控制信号的
注册输出管线的应用
三个独立的芯片能够让广泛的选择
对于CE控制,地址流水线
内部自定时写周期
可选的突发模式(线性或交错)
睡眠模式( ZZ引脚)提供
提供100引脚LQFP封装
1M X 18 , 512K ×36的LVTTL ,流通型ZeBL
TM
SRAM
概述
酰胺零总线延迟( ZeBL
TM
) SRAM系列
采用高速,低功耗的CMOS设计使用
先进的CMOS工艺。
该A67P06181 , A67P93361 SRAM的集成1M ×18 ,
512K ×36的SRAM核心具有先进的同步
外围电路和一个2位的数据串计数器。这些SRAM
没有100 %的总线利用率进行优化
任何等待周期期间写读交替插入。
的正边沿触发的单时钟输入(CLK)
控制所有的同步输入通过
寄存器。同步输入包括所有地址,全
数据输入,低电平有效芯片使能(
CE
),两个附加的芯片
能轻松深度扩展( CE2 ,
CE2
) ,周期开始
输入( ADV /
LD
),同步时钟使能(
CEN
) ,字节
写使能(
BW1
,
BW2
,
BW3
,
BW4
)和读/写
(R/
W
).
异步输入包括输出使能(
OE
) ,时钟
( CLK ) ,休眠模式( ZZ ,绑低,如果用的)和爆裂
模式(MODE) 。突发模式可以提供两种交错
或线性运算,突发工作可以由发起
同步地址前进/加载( ADV /
LD
)引脚低
状态。随后一阵地址可以是内部
芯片产生并通过相同的输入引脚控制
ADV /
LD
在高状态。
写周期是内部自我时间和同步
时钟输入端和R的时/上升沿
W
是低的。
该功能简化了写接口。单个字节
使允许写入单个字节。
BW1
控制
I / Oa的引脚;
BW2
控制I / OB引脚;
BW3
控制I / OC引脚;
BW4
控制I / OD引脚。循环类型只能是
地址被加载时定义。
该SRAM从+ 2.5V电源工作,和所有
输入和输出都是LVTTL兼容。该装置是
非常适合高带宽利用率的系统。
初步
( 2004年9月,版本0.0 )
2
AMIC技术股份有限公司
A67P06181 / A67P93361系列
引脚配置
512K ×36
CE
A6
A7
OE
ADV /
LD
BW4
BW3
BW2
BW1
CEN
VCC
A18
CLK
VSS
CE2
CE2
读/写
A17
A8
A8
82
CEN
OE
ADV /
LD
BW2
BW1
VCC
VSS
CLK
读/写
A19
CE2
CE2
NC
NC
A6
A7
CE
A18
1M ×18
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
I / OC
8
I / OC
0
I / OC
1
VCCQ
VSSQ
I / OC
2
I / OC
3
I / OC
4
I / OC
5
VSSQ
VCCQ
I / OC
6
I / OC
7
VSS
VCC
VCC
VSS
I / OD
0
I / OD
1
VCCQ
VSSQ
I / OD
2
I / OD
3
I / OD
4
I / OD
5
VSSQ
VCCQ
I / OD
6
I / OD
7
I / OD
8
NC
NC
NC
VCCQ
VSSQ
NC
NC
I / OB
8
I / OB
7
VSSQ
VCCQ
I / OB
6
I / OB
5
VSS
VCC
VCC
VSS
I / OB
4
I / OB
3
VCCQ
VSSQ
I / OB
2
I / OB
1
I / OB
0
NC
VSSQ
VCCQ
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
100
81
80
79
78
77
76
75
74
73
72
71
70
69
68
A9
A9
A10
NC
NC
VCCQ
VSSQ
NC
I / OA
0
I / OA
1
I / OA
2
VSSQ
VCCQ
I / OA
3
I / OA
4
VSS
VSS
VCC
ZZ
I / OA
5
I / OA
6
VCCQ
VSSQ
I / OA
7
I / OA
8
NC
NC
VSSQ
VCCQ
NC
NC
NC
I / OB
8
I / OB
7
I / OB
6
VCCQ
VSSQ
I / OB
5
I / OB
4
I / OB
3
I / OB
2
VSSQ
VCCQ
I / OB
1
I / OB
0
VSS
VSS
VCC
ZZ
I / OA
7
I / OA
6
VCCQ
VSSQ
I / OA
5
I / OA
4
I / OA
3
I / OA
2
VSSQ
VCCQ
I / OA
1
I / OA
0
I / OA
8
A67P06181E
A67P93361E
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
模式模式
VSS
A5
A4
A3
A2
A1
A0
A11
A12
A13
A14
A15
A16
A15
VCC
A5
A4
A3
A2
A1
A0
A10
A11
A12
A13
A14
VSS
VCC
初步
( 2004年9月,版本0.0 )
3
AMIC技术股份有限公司
A16
NC
NC
NC
NC
A17
NC
NC
NC
NC
A67P06181 / A67P93361系列
框图( 512K ×36 )
ZZ
模式
模式
逻辑
ADV / LD
CEN
CLK
CLK
逻辑
BURST
逻辑
地址
计数器
CLR
A0-A18
地址
注册
地址
注册
9
BYTEA
司机
9
ADV / LD
读/写
BW1
BW2
BW3
BW4
注册处
&放大器;
控制
逻辑
BYTEb
司机
BYTEC
司机
BYTEd
司机
9
9
512KX9X4
内存
SENSE
安培
产量
缓冲器
I / O
s
9
9
ARRAY
9
9
数据在
注册
CE
CE2
CE2
芯片
启用
逻辑
流通
启用
逻辑
产量
启用
逻辑
OE
初步
( 2004年9月,版本0.0 )
4
AMIC技术股份有限公司
A67P06181 / A67P93361系列
框图( 1M ×18 )
ZZ
模式
模式
逻辑
ADV / LD
CEN
CLK
CLK
逻辑
BURST
逻辑
地址
计数器
CLR
A0- A19
地址
注册
地址
注册
9
注册处
&放大器;
控制
逻辑
BYTEA
司机
9
1MX9X2
内存
SENSE
安培
产量
缓冲器
I / O
S
ADV / LD
读/写
BW1
BW2
9
BYTEb
司机
9
ARRAY
数据在
注册
CE
CE2
CE2
芯片
启用
逻辑
液流 -
通过
启用逻辑
产量
启用
逻辑
OE
初步
( 2004年9月,版本0.0 )
5
AMIC技术股份有限公司
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联系人:刘先生
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