I
2
C输入/输出时序规范
表21.我
2
SCL和SDA的C输出时序规范
NUM
I1
1
I2
1
I3
2
I4
1
I5
3
I6
1
I7
1
I8
1
I9
1
特征
START条件保持时间
时钟低电平时间
SCL / SDA上升时间（V
IL
= 0.5 V到V
IH
= 2.4 V)
数据保持时间
SCL / SDA下降时间（V
IH
= 2.4 V到V
IL
= 0.5 V)
时钟高电平时间
数据建立时间
启动条件建立时间（重复启动
条件只）
停止条件的建立时间
民
6
10
—
7
—
10
2
20
10
最大
—
—
—
—
3
—
—
—
—
单位
总线时钟
总线时钟
S
总线时钟
ns
总线时钟
总线时钟
总线时钟
总线时钟
注意事项：
1
注意：输出数字取决于编程到IFDR的值;一个IFDR编程
带的最大频率（ IFDR = 0x20的）结果，最小的输出定时，如图
表21 。
在我
2
C接口的设计规模的实际数据转换时间将其移动到
中间SCL低电平的时间的。实际位置受分频和分裂值
编程到IFDR ;然而，这些数字在给定的
表21
是最小值。
2
由于SCL和SDA是集电极开路型输出，处理器只能积极
驱动低，时间SCL和SDA才能达到一个较高的水平取决于外部信号
电容和上拉电阻值。
3
在指定标称50 pF负载。
图18
示出了用于在所述值的定时
表20
和
表21 。
I2
I6
SCL
I1
I4
SDA
I7
I8
I3
I9
I5
图18.我
2
C输入/输出时序
MCF547x集成的微处理器的电气特性，第2版
22
飞思卡尔半导体公司
