SDRAM总线
SDCLK
V
IX
V
MP
V
IX
SDCLK
V
ID
图10. DDR时钟时序图
表13. DDR时序规范
符号
特征
操作的频率
DD1
DD2
DD3
DD4
DD5
DD6
DD7
DD8
DD9
DD10
DD11
DD12
DD13
DD14
DD15
DD16
时钟周期（T
CK
)
脉冲宽高（T
长实
)
脉冲宽度低（T
CKL
)
地址SDCKE ， CAS ， RAS ， WE ， SDBA ， SDCS输出
有效（T
巨细胞病毒
)
地址SDCKE ， CAS ， RAS ， WE ， SDBA ， SDCS-输出保持
(t
CMH
)
写命令到第一DQS闭锁过渡（T
DQSS
)
数据和数据模板输出设置（ DQ - >DQS ）相对于
DQS （ DDR写模式） （T
QS
)
数据和数据模板输出保持（ DQS - >DQ ）相对于DQS
（ DDR写模式） （T
QH
)
输入数据偏移相对于DQS （输入设置） （T
IS
)
输入数据保持相对DQS （T
IH
)
DQS下降沿到SDCLK上升（输出设置时间） （T
DSS
)
DQS下降沿从SDCLK上升（输出保持时间） （T
DSH
)
DQS输入读取前导宽度（T
RPRE
)
DQS输入读取后同步宽度（T
RPST
)
DQS输出写序言宽度（T
WPRE
)
DQS输出写入后同步宽度（T
WPST
)
0.25
×
SDCLK
+ 0.5ns的
0.5
0.5
0.9
0.4
0.25
0.4
民
83
7.52
0.45
0.45
—
2.0
—
1.0
1.0
最大
133
12
0.55
0.55
0.5
×
SDCLK
+ 1.0纳秒
—
1.25
—
—
1
—
—
—
1.1
0.6
—
0.6
单位
兆赫
ns
SDCLK
SDCLK
ns
ns
SDCLK
ns
ns
ns
ns
ns
ns
SDCLK
SDCLK
SDCLK
SDCLK
6
7
8
笔记
1
2
3
4
5
9
10
注意事项：
1
操作的频率是2倍或4倍的运算的CLKIN的频率。该MCF547X支持单个外部
参考时钟（ CLKIN ） 。该信号定义了操作的频率为的FLEXBus和PCI ，但SDRAM时钟
工作在相同的频率的内部总线时钟。请参见2.2.6节， “复位引脚的配置。 ”
2
SDCLK是（ NS ）一个内存时钟。
3
脉冲宽度高度以及脉冲宽度低不能超过最大时钟周期。
4
脉冲宽度高度以及脉冲宽度低不能超过最大时钟周期。
5
命令输出有效的应该是1/2的内存总线时钟（ SDCLK ）加上过程中的一些小的调整，
温度和电压变化。
6
本说明书涉及到今天的DDR存储器所需的输入设置时间。 SDDATA [31:24]是相对于
SDDQS3 ， SDDATA [23:16]是相对于SDDQS2 ， SDDATA [15：8 ]是相对于SDDQS1 ，并SDDATA [7：0 ]是相
SDDQS0.
7
第一个数据拍会前SDDQS的第一个上升沿和SDDQS写序言后有效。其余
数据节拍将是有效的，其后每SDDQS边缘。
MCF547x集成的微处理器的电气特性，第2版
飞思卡尔半导体公司
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