VSR CODEC与DRAM控制
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MX812的初步信息
控制时序信息......
时序规范 -
图6和图7
特征
t
CSE
t
CSH
t
成为HiZ
t
CSOFF
t
CK
t
NXT
t
CH
t
CL
t
CDS
t
鼎晖
t
RDS
t
RDH
“ CS-启用到时钟高”
最后的“时钟高到CS-高”
“ CS-高到回复输出三态”
交易之间的“ CS-高”时代
“时钟周期”时代
“国米字节”时代
“串行时钟高”期
“串行时钟低”时代
“命令数据建立的”时间
“命令数据保持”时代
“回复数据建立”时代
“ Repy数据保持”时代
见注
分钟。
2.0
4.0
–
2.0
2.0
4.0
500
500
250
0
250
50.0
典型值。
–
–
–
–
–
–
–
–
–
–
–
–
马克斯。
–
–
2.0
–
–
–
–
–
–
–
–
–
单位
s
s
s
s
s
s
ns
ns
ns
ns
ns
ns
地址线译码
MA0至MA21是内部的22位的DRAM地址计数器的输出，这是时间复用为'行'
和'列'涉及到DRAM的地址线A0至A10等，如下图所示。
内存大小（ MS ）位= “ 1 ” - 4Mbit的DRAM
针
行地址
列地址
A0
MA0
MA1
A1
MA2
MA3
A2
MA4
MA5
A3
MA6
MA7
A4
MA8
MA9
A5
MA10
MA11
A6
MA12
MA13
A7
A8
A9
MA18
MA19
A10/R2
MA20
MA21
MA14 MA16
MA15 MA17
内存大小（ MS ）位= “ 0 ” - 为1Mbit DRAM （S ）
针
行地址
列地址
A0
MA0
MA1
A1
MA2
MA3
A2
MA4
MA5
A3
MA6
MA7
A4
MA8
MA9
A5
MA10
MA11
A6
MA12
MA13
A7
A8
A9
MA18
MA19
MA14 MA16
MA15 MA17
MA20
0
1
MA21
x
x
X =不关心
RAS1
活跃
A10/R2
活跃
DRAM选择
“第一次”
“第二”
表4的地址线译码
采样率（ SR ）位
区划
比
64 Kbps的
128 Kbps的
XTAL /时钟频率（MHz ）
4.0
4.032
62.5 kbps的
31.25 kbps的
125千赫
63 kbps的
31.5 kbps的
内部时钟速率
126千赫
4.096
64 Kbps的
32 kbps的
128千赫
SR =
SR =
“1”
“0”
本地解码器时钟
表5采样时钟速率可用
1997 MX COM公司
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文档。 ＃ 20480076.003
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