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AD9433
数字输出
布局信息
数字输出为3 V（ 2.7 V至3.3 V ） TTL / CMOS
更低的功耗兼容。该输出数据
格式是可选的，通过所述数据格式选择（ DFS）的
CMOS输入。 DFS = 1选择偏移二进制码; DFS = 0选择
2的补码的编码。
表II中。偏移二进制输出编码（ DFS = 1 ，V
REF
= 2.5 V)
CODE
4095
G
G
AIN =
艾因
(V)
范围= 2 V P-P
+1.000
G
G
数字
产量
1111 1111 1111
G
G
评估板的原理图和布局（图13-21 ）
代表了一种典型的实现AD9433的。一个多
层电路板，建议以实现最佳结果。它是高度
建议在高品质，可以使用陶瓷片式电容器
去耦每个电源引脚直接在设备接地。
在AD9433的引脚排列方便易用的implemen-
塔季翁频率高，分辨率高的设计实践。所有的
数字输出及电源和地引脚连接
分离到的包中的一个侧面，与所述输入端
相反的一侧进行隔离。
护理应路由数字输出走线时服用。对
防止通过数字输出端耦合到模拟部分
在AD9433 （V
CC
，AlN ，和VREF ） ，最小的电容性负载
应该放在这些输出。
因此建议，应使用一个扇出只有一个门的
所有AD9433的数字输出。
编码电路的布局也同样重要，并应
被处理为模拟输入。收到了该电路的噪声
会导致腐败，在数字化过程中，下
整体性能。编码时钟必须被隔离
数字输出和模拟输入。
更换的AD9432与AD9433的
2048
2047
G
G
0
–0.00049
G
G
1000 0000 0000
0111 1111 1111
G
G
0
–1.000
0000 0000 0000
表Ⅲ。二进制补码输出编码（ DFS = 0 ，V
REF
= 2.5 V)
CODE
+2047
G
G
AIN =
艾因
(V)
范围= 2 V P-P
+1.000
G
G
数字
产量
0111 1111 1111
G
G
0
–1
G
G
0
–0.00049
G
G
0000 0000 0000
1111 1111 1111
G
G
该AD9433是引脚兼容的AD9432 ，虽然
有对AD9433两个控制引脚不连接
（ DNC ）和电源（V
CC
在AD9432 ）连接。他们是
总结于下表中。
表Ⅳ中。 AD9432 / AD9433引脚差别
–2048
–1.000
1000 0000 0000
针
41
42
AD9432
DNC
V
CC
AD9433
DFS
SFDR模式
参考电压
稳定和精确的2.5 V基准电压内置于
AD9433 （ VREFOUT ） 。在正常操作中的内部参考
所使用的捆扎引脚45到引脚46和放置一个0.1μF
去耦电容在VREFIN 。输入范围可以是
通过改变施加到所述参考电压调节
AD9433 。在性能上没有明显的降解发生
当基准调整为50的满量程范围
ADC的磁道参考电压呈线性变化。
定时
在AD9432引脚分配使用AD9433将配置
如下所述AD9433 ：
而SFDR改善电路将被启用。
在DFS针会浮低，选择2的补码
编码为数字输出，其中相同的AD9432 。
表五总结了AD9432之间的差异
AD9433的模拟和编码输入共模电压。
这些输入可以是交流耦合，以使设备可用于
互换。
表五，其他AD9432 / AD9433的差异
该AD9433提供锁存数据输出，与10管线
延误。数据输出可用一个传播延迟时间（T
PD
)
后的编码指令的上升沿（看时序Dia-
克） 。输出数据线和负载的长度放置在
他们应尽量减少，以降低AD9433内的瞬时现象;
这些瞬变可以从转换器的动态per-减损
性能。的最低保证转化率
AD9433为10 MSPS 。在低于10 MSPS的内部时钟速率
动态性能可能会降低。
属性
ENCODE / ENCODE V
共模
AIN / AIN V
共模
AD9432
1.6 V
3.0 V
AD9433
3.75 V
4.0 V
第0版
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