CS4215
方法256倍的采样频率和规模
与中，主机选择的采样频率
之三，从设备会自动调整
变化在主编解码器的采样频
昆西。
CS4215s被时分多路复用到
使用时隙输出（ TSOUT ）和时间总线
插槽（真会）的信号。 TSOUT是输出显
最终是高一SCLK位时间，并
表示该CS4215即将发布的
总线。真会是一个输入信号，通知
CS4215 ，下一个时隙是可用的
以使用。在该链中的第一个设备使用FSYNC
其真会信号。随后的所有设备使用
以前的设备作为其真会的TSOUT
输入。真会要高至少1 SCLK
期和下降的至少2个SCLK的开始之前
新的框架。
串行接口操作
串行接口格式具有可变数目的
时隙，这取决于数
CS4215s连接到总线上。所有时隙都
8位。每个CS4215需要8个时隙（64
位）进行通信的所有数据（参见图9） 。
控制模式
控制方式来建立CS4215
对于随后的操作中数据模式由负载
荷兰国际集团的内部控制寄存器。控制模式
通过将D / C低的断言。如果D / C为低很好地协同
荷兰国际集团电时，那么CS4215将进入控制
立即模式。在SCLK和FSYNC引脚
处于三态，而CS4215将接收SCLK
和FSYNC从外部源。如果
CS4215是在主模式（ SCLK和FSYNC
是输出）和D / C被拉低，然后SCLK
& FSYNC将继续被驱动为一微型
4妈妈和最多12个SCLK ，如果
ITS位= 0。如果是1 ， SCLK和FSYNC会
三态，立即经过D / C变低。如果
D / C变为低电平时，编解码器是亲
作为编程高手与ITS = 0时，编解码器
DS76F2
超时和释放FSYNC和SCLK内
为100μs 。在控制寄存器中的值
串行端口控制，控制被忽略
模式。上SDIN接收到的数据存储到
控制寄存器具有地址
匹配他们的时隙。在寄存器中的数据
TER值上发送SDOUT与时隙
等于寄存器号（参见图10） 。
从数据模式中去时，所涉及的步骤
控制模式和背面示于流
图在图11中。
控制格式
该CS4215控制寄存器具有的功能
并在表1中示出的时隙分配
寄存器地址是时隙时数
D / C为0保留位应写为0
并且可以被读回以0或1。当比较
荷兰国际集团回读数据，保留位应该是
蒙面。在SDOUT引脚进入一个
之前的时隙1和高阻抗状态
时隙之后的稳压下面列出8.数据
存器是它的复位状态。
并行端口寄存器用于读取和
写两个漏极开路输入/输出管脚。该
输出都设置为1的复位。 PIO位
只读的控制模式。需要注意的是，由于PIO
信号是漏极开路信号，外部设备
时隙
1
2
3
4
5
6
7
8
描述
状态
数据格式
串口控制
TEST
并口
版权所有
调整
版权所有
表1控制寄存器
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