CS4215
选中。 SCLK和FSYNC必须是同步的
到外部时钟。
作为第三替代方案中， SCLK可以是亲
编程是主时钟输入。在这
情况下，它必须是256倍Fs的。
串行接口
该CS4215传输的串行接口digi-
位音频数据和控制数据流入和流出
该设备。多个CS4215设备可共享
相同的数据线。 DSP的支持包括：
摩托罗拉56001在网络模式和一个子集
从AT&T /英特尔的“ CHI ”公交车。
串行接口信号
图7示出了两个CS4215一例DE-
虎钳连接到一个共同的控制器。该
串行数据输出（ SDOUT ）和串行数据
（ SDIN ）线是时分多路复用BE-
补间的CS4215s 。
串行接口时钟，SCLK是用于
发送和接收数据。 SCLK可
由CS4215s之一产生，或者它可以是
从外部SCLK时钟源输入。当gen-
由外部源erated ，SCLK必须
同步的主时钟。数据传输
mitted在SCLK的上升沿，是
在SCLK的下降沿接收。该
SCLK的频率总是等于比特率。
帧同步信号（ FSYNC ）是
用来指示一帧的开始。它可以是
从CS4215s的一个输出，或者它可以是
从外部控制器生成的。如果FSYNC
是外部产生的，它必须是高为在
至少1个SCLK周期，并且它必须落在至少
2个SCLK一个新帧的开始之前（见
图8）。它也必须是同步的
主时钟。 FSYNC的频率等于
到系统的采样率（参见图8） 。每
CS4215需要64个SCLK来传输所有
数据。 SCLK频率可以被设置为64 ，128，
DS76F2
调节器
或每帧256比特，从而允许1,2
或4 CS4215s连接到同一总线上。
在一个典型的多部分的情况下， 1 CS4215 （该
主）会产生FSYNC和SCLK ，
而其他CS4215s （奴隶）将重新
人为对象FSYNC和SCLK 。的的CLKOUT
主站将连接到的CLKIN
如示于图7中。然后每个从属设备，
主设备将被编程为
所需的采样频率（假设中的一个
晶体被选作时钟源），则num-
位每帧，并为SCLK和FSYNC的误码率
要输出。从设备将亲
编程使用CLKIN作为时钟源，
位每帧，并为SCLK的相同数目
和FSYNC是输入。由于CLKOUT是AL-
SCLK
SCLK
SDIN
SDOUT
FSYNC
FSYNC
真会
TSOUT
D / C
D / C
PDN
SDIN
SDOUT
CS4215
XTL1IN
XTL1OUT
A
XTL2IN
XTL2OUT
主
CLKOUT
RESET
CS4215
SCLK
SDIN
SDOUT
FSYNC
B
真会
TSOUT
D / C
PDN
RESET
SLAVE
CLKIN
图7.多CS4215的
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