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信号说明
2.1
信号说明
关键信号类型
IT
OCZ
输入， TTL阈值
输出， CMOS电平， tristateable
ITOTZ
输入/输出tristateable ， TTL阈值
ICK
名字
TYPE
OCZ
IT
IT
输入，时钟级别
描述
地址总线。该总线信号请求内存中的地址
访问。一般而言，这期间的变化
MCLK
高。
地址总线启用。当此输入为低时，地址总线
A[31:0]
,
NRW
,
NBW
和
LOCK
被置于高阻抗状态（注1） 。
外部中断。允许存储器系统告诉处理器，一个
请访问失败。只有当监测
ARM610
是访问
外部存储器。
地址锁存使能。这个输入被用来控制对透明锁存器
地址总线
A[31:0]
,
nBWTT
,
NRW
和
LOCK
。通常情况下，这些信号
在改变
MCLK
高，但也可以通过驱动举行
ALE
低。
SEE
·
13.2.2鼎立测量13-3页。
数据总线。这些是用于数据传输的双向信号路径
在处理器和外部存储器之间。对于读操作（当
NRW
为低电平）时，输入数据必须的下降沿之前有效
MCLK
。对于写操作（当
NRW
为高电平）时，输出数据将
成为有效而
MCLK
为LOW 。在高时钟频率下数据可
不能成为有效的，直到刚刚结束，
MCLK
上升沿（见
·
13.3主要巴士
13-3页上的信号）。
数据总线实现。当此输入为LOW时，数据总线，
D[31:0]
投入
一个高阻抗状态（注1） 。司机将永远是高
阻抗除了在写入操作，并
DBE
必须驱动为高电平
在系统不需要进行DMA或类似活动的数据总线。
快时钟输入。当
ARM610
CPU被访问的高速缓存或
执行内部循环，它的时钟与快时钟，
FCLK
.
被锁定的操作。
LOCK
被驱动为高电平，信号一
锁定
内存
访问序列，存储经理应该等到
LOCK
云
LOW允许其他设备访问内存之前。
LOCK
而改变
MCLK
为高电平，并保持在锁定的高
内存序列。
LOCK
被锁定
ALE
.
内存时钟输入。这一切的时钟时间
ARM610
内存访问。该
的低或高周期
MCLK
可拉伸的慢速外围设备;
可选地，所述
NWAIT
输入可与一个自由运行用于
MCLK
to
达到同样的效果。
A[31:0]
ABE
退出
ALE
IT
D[31:0]
ITOTZ
DBE
IT
FCLK
LOCK
ICK
OCZ
MCLK
ICK
表2-1 ：信号说明
2-2
ARM610数据表
