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图38 。
差分输出： 50Ω端接
VPLUSD = 2.4V
1.6V
OUT
75
75
50
50
1.38V/1.05V
差分输出：
+0.33V = 0.660V
共模电平： -1.2V
（ -1.2V以下VPLUSD级）
-
+
50
阻抗
10 nF的
50
OUTB
11毫安
DVEE
1.05V/1.38V
图39 。
差分输出：打开加载
VPLUSD = 2.4V
1.6V
OUT
75
75
75
1.6V/0.8V
差分输出：
+0.8V = 1.6V
共模电平： -1.2V
（ -1.2V以下VPLUSD级）
-
+
75
阻抗
OUTB
11毫安
DVEE
0.8V/1.6V
OUT RANGE位的
出现了超范围（ OR ， ORB ）位提供中转至逻辑高状态，当输入
超过正满刻度或低于负满刻度。
当模拟输入超过正满刻度，数字输出资料中维持在高
逻辑状态，与（ OR ， ORB）的逻辑之一。
当模拟输入低于负满刻度，数字输出保持在逻辑
低的状态下，与（ OR ， ORB ）的合乎逻辑的了。
灰色或二进制
输出数据
格式选择
该TS8388B内部再生锁存优柔寡断（用于输入非常接近锁定阈值
旧的）可以在逻辑编码电路产生的错误，并导致大振幅输出
错误。
这是由于该锁存器被再生的内部模拟残成逻辑的事实
在规定时间内一个给定的正数的有限电压增益设定值（Av ）规定
(t):
的av =实验值（ Δ （t）的/ τ ），其中
τ
正反馈的再生时间常数。
该TS8388B已被设计用于减少到发生这样的错误的概率
大约10
-13
（在1 GSPS针对性的TS8388B ） 。
36
TS8388B
2144C–BDC–04/03
