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单端ECL
时钟输入
在单端配置在CLK输入（ RESP 。 CLKB ）引脚，与倒相时钟
输入引脚CLKB （分别为CLK ）通过50Ω终端电阻连接到-1.3V 。
的同相输入振幅为1V峰 - 峰值，集中于-1.3V的共模。
图33 。
单端Clocl输入（ ECL ） ：
VCLK共模= -1.3V ; VCLKB = -1.3V
[V]
-0.8V
VCLK
VCLKB = -1.3V
-1.8V
t
噪声抗扰度
信息
电路的噪声抑制性能开始在设计水平。
已作出努力，在设计上，以使该装置作为不敏感尽可能
从电路本身或诱导对外税务局局长所得芯片环境扰动
cuitry （共源共栅级的隔离，内部阻尼电阻器，夹子，内部（片）
去耦电容） 。
此外，从模拟输入的全差分运算到数字输出提供
增强抗噪声能力通过共模噪声抑制。
共模噪声电压引起的差分模拟上和时钟输入将易拉罐
这些平衡差分放大器celed出来。
此外，合适的有源信号屏蔽层已被提供的芯片，以减少的量上
的耦合在有源输入端的噪声。
模拟输入和TS8388B设备的时钟输入已经被包围了地面
销，它必须被直接连接到外部接地平面。
数字输出
该TS8388B差分输出缓冲器内部75Ω负载。该75Ω电阻CON-
连接至通过一个-0.8V电平移动二极管的数字接地引脚（见图34 ，图35 ，
图36第35页） 。
该TS8388B输出缓冲器被设计用于驱动75Ω （默认）或50Ω端接正确
阻抗线或同轴电缆。一个11毫安偏置电流交替地进入所述一个
75Ω的电阻，当开关确保整个电阻器0.825V的电压降（ untermi-
转换后的输出） 。
在V
PLUSD
正电源电压使输出的共模电平的调整
从-1.2V （V
PLUSD
= 0V对于ECL输出兼容性）到+ 1.2V （V
PLUSD
= 2.4V的LVDS输出
兼容性） 。
因此，单端输出电压的变化大约为-0.8V和-1.625V之间，
（输出未端接） ，围绕-1.2V的共模电压。
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TS8388B
2144C–BDC–04/03
