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初步
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GS882Z18/36B-11/100/80/66
突发周期
虽然NBT的RAM被设计来维持100％的总线带宽，通过消除周转周期时，有从过渡
读到写，多背到背读或写操作，也可以进行。 NBT的SRAM提供一个片猝发地址
发生器可使用的，如果需要的话，为了进一步简化脉冲串的读或写的实现。在ADV控制引脚，当
驱动为高，命令SRAM中推进内部地址计数器，并使用计数器产生的地址读或写
SRAM中。的起始地址中的一个脉冲串周期系列中的第一循环被加载到SRAM中，通过驱动ADV销低，成
负载模式。
突发订单
猝发地址计数器绕回至其初始状态后，四个地址（已加载的地址和三个以上）已经
访问。色同步信号序列是由线性脉冲串顺序销（ LBO）的状态决定。当该引脚为低电平时，线性爆
顺序被选择。当RAM与LBO引脚接高电平安装，交错突发序列被选择。请参阅表
下面的详细资料。
FLXDrive
该ZQ引脚允许NBT RAM标称驱动强度之间选择（ ZQ低）的多点总线应用和低驱动
强度（ ZQ浮动或高）点至点应用。看到输出驱动器特性图表的详细信息。
模式引脚功能
模式名称
突发订单控制
输出寄存器控制
掉电控制
ByteSafe数据奇偶校验控制
奇偶启用
FLXDrive输出阻抗控制
引脚名称
LBO
FT
ZZ
DP
PE
ZQ
状态
L
H或NC
L
H或NC
L或NC
H
L
H或NC
L或NC
H
L
H
功能
线性突发
交错突发
流经
管道
活跃
待机情况下，我
DD
= I
SB
检查奇校验
检查偶校验
9日启动的I / O （ X18 / 36模式）
停用9日的I / O （ X16 / 32模式）
高驱动（低阻抗）
低驱动（高阻）
注意：
上有LBO ， ZQ ， DP和FT引脚和一个下拉设备上的PE和ZZ引脚上拉器件，所以这些输入引脚可
未连接的芯片如在上述表中指定的默认状态将操作。
启用/禁用奇偶I / O引脚
该SRAM允许用户配置设备的校验操作的I / O活动的（ X18或X36 ）或平价的I / O活动（ X16或
X32 ）的模式。抱着PE凹凸低或任其漂浮将激活RAM的每个字节的第9个I / O 。绑PE高
停用每个字节的第9个I / O，虽然在存储阵列中每个字节的位仍然有效存储和调出的奇偶校验位
生成并读入ByteSafe奇偶电路。
冯： 1.15 6/2001
11/34
1998 ，千兆半导体公司
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com
