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ML53812-2
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5.2 CT总线
该ML53812-2可以访问所有4096 CT总线时隙。前16条数据线为8 Mb / s的运行，
而下部16的数据线可被配置，以四个一组，以8比特/秒， 4比特/秒，或2 Mb / s的运行
与SC总线和MVIP - 90设备的兼容性。
该芯片使用一个内部模拟锁相环（ PLL ），其为速度倍增器以产生131.072兆赫
内部时钟锁定到各种各样的参考频率。这种高频率的内部时钟提供
细粒度的校正措施（ 7.6纳秒）为主机和从机数字PLL 。主要的CT总线网络REF-
erence信号可以被配置为以8 kHz ， 1.544兆赫，或2048兆赫上运行。对于CT总线的时间可以
被配置成从所述本地时钟和帧同步信号导出的，以允许多个芯片CON组
连接至CT总线不超载的参考时钟线。
该ML53812-2采用内部主数字PLL电路，是专为满足抖动注意力
uation ，缓缴和62411地层3,4和4E最大时间间隔误差（ MTIE ）的要求。
这使得ML53812-2是非常适合的数字电话网络接口的开发，
其中，可靠的时钟同步是关键的。由于该电路是内部的，电路板设计者不
要添加昂贵的或定制的电路来支持这些类型的环境。
该ML53812-2还包括一个8通道数据流来流开关一个CT总线数据流连接
另外在相同的或不同的数据速率。这种类型的连接可以使CT总线相容
IBLE设备（如SC总线和MVIP -90 ），以有效地交换数据，即使它们在differ-操作
耳鼻喉科率。此流开关使任何的操作32 CT总线的数据流之间的切换
2，4，或8兆位/秒。根据数据流的速率，流开关提供了一个最小的256和
最多1024个单向时隙连接。在其他ML53812-2设备流开关，
在一个系统内，也可以同时使用，以提高开关能力。
5.3测试访问端口
该ML53812-2的当前版本不支持IEEE 1149.1边界扫描。测试访问端口
在ML53812-2通过对TDO TDI传递时， TMS和TRST_N都是其高简单化者
过渡到最终的边界扫描支持。开车TMS和TRST_N了低正常操作
化。
5.4引脚连续性测试
正常工作时， TEST引脚被拉低。当测试引脚为高电平时，除VDD ， VSS所有引脚，
NC ， APLL_PC ， APLL_VCO ， TMS ， TCK ， TRST_N ， TDI ， TDO ，测试顺序"NAND'ed"用的
ALE和TDO输出。这个测试可以让每个输入引脚进行切换和相应的输出为
在TDO引脚上观察，以验证ML53812-2到印刷电路板的正确连接。
5.5模拟PLL测试
对于正常操作， APLL_TEST引脚被驱动为低电平。
5.6微处理器接口
Intel和Motorola微处理器总线接口的支持。开车I_N （M ）低英特尔模式
高摩托罗拉的模式。复用的地址被锁存在ALE的下降沿（AS） 。如果mul-
tiplexed地址没有被使用，驱动ALE （ AS ）高。复用地址和数据都必须连接到
无论A_和D_引脚。
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OKI半导体
