飞思卡尔半导体公司
电气和热特性
1.4.2.1时钟AC Specications
表7提供时钟AC时间specications为dened图1.在制造，零件整理
按最大处理器，核心频率，如图1.4.2.1节，点钟交流Specications ， O和测试
对符合交流specications该频率。部分由最大的处理器核心出售
频率;见1.9 ， Ordering Information.
表7.时钟AC时序规范
VDD = AVDD = 2.5 ± 5 ％V DC ， OVDD = 3.3 ± 5 ％V DC ， GND = 0 V DC
,
0
Tj
105 °C
NUM
特征
200兆赫
PBGA
民
最大
200
200兆赫
CBGA
民
80
266兆赫
CBGA
民
150
300兆赫
CBGA
民
180
单位
笔记
最大
200
最大
266
最大
300
兆赫
1,6
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处理器
频率
VCO
频率
系统时钟
频率
1
系统时钟
周期
系统时钟的上升
时间和下降时间
系统时钟占空比
测量周期
1.4 V
系统时钟抖动
PID7t内部
PLL的这段时间内
100
300
400
300
400
300
532
360
600
兆赫
1
25
66.67
25
66.67
25
75
33.3
75
兆赫
1
13.3
40
13.3
40
13.3
40
13.3
30
ns
2,3
—
2.0
—
2.0
—
2.0
—
2.0
ns
2
4
40.0
60.0
40.0
60.0
40.0
60.0
40.0
60.0
%
3
—
—
±150
100
—
—
±150
100
—
—
±150
100
—
—
±150
100
ps
m
s
4
3,5
笔记
:
1.
小心
：本SYSCLK次数PLL_CFG [ 0-3]的设置必须被选择，使得所得
SYSCLK （总线）频率， CPU （核心）频率，和PLL （VCO）的频率不超过其
相应的最大或最小操作频率。请参阅PLL_CFG [0-3 ]信号说明
在1.8节， “系统设计信息， ”为有效PLL_CFG [ 0-3 ]的设置。
2.上升和下降时间为系统时钟输入，测量从0.4 V至2.4 V.
3.定时通过设计和特性保证，未经测试。
4.周期到周期抖动，并通过设计保证。总输入抖动（短期和长期
合并的）必须在± 150 ps至保证节1.4.2.2中所述的输入/输出定时， “输入交流
特定网络阳离子， “和第1.4.2.3 ， ”输出AC特定网络阳离子。 “
5.重新锁定时间由设计和特性保证，未经测试。 PLL -这段时间内是
一个稳定的Vdd ， OVDD ， AVDD后需要PLL锁定的最长时间，并在系统时钟均达到
上电复位序列。本规范也适用于当PLL被禁用，
随后在睡眠模式下重新启用。还要注意的是HRESET必须保持断言一
最小的PLL -重新锁定时间后， 255总线时钟（ 100
m
S）上电复位序列中。
6.操作低于150 MHz的由PLL_CFG [ 0-3] = 0b0101仅支持。请参见1.8.1节， “PLL
CON组fi guration “以获取更多信息。
8
PID7t - 603E硬件规格
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