集成
电路
系统公司
ICS9DB104
PD ＃
在PD ＃引脚干净关闭所有的时钟和使器件处于省电模式。 PD ＃之前必须断言
关断输入时钟或电源，以保证有序关机。 PD是异步的低电平有效的输入为供电
关闭该设备和该设备上电。当PD ＃是断言，所有的时钟将被驱动为高，或三态（视
在PLL之前PD ＃驱动模式和输出控制位）被关闭。
PD ＃断言
当PD ＃采样为低电平由DIF ＃两个连续的上升沿，所有的DIF输出，必须保持为高，或三态（视
上的DIF ＃输出下一个从高到低的过渡PD ＃驱动模式和输出控制位） 。当PD ＃驱动模式
位设置为“0” ，所有的时钟输出将举行DIF驱动的高配2 ×1
REF
和DIF ＃三态。如果PD ＃驱动模式位
设置为“1” ，无论是DIF和DIF ＃为三态。
PWRDWN ＃
DIF
DIF ＃
PD ＃去断言
上电延时小于1毫秒。这是从解除断言对PD ＃引脚，或VDD到达3.3V，或从时间的时间
有效SRC_IN钟，直到时间稳定的时钟是从器件输出（ PLL锁定） 。如果PD ＃驱动模式位被置位
'1' ，所有的DIF输出必须驱动到>200 mV的电压在300毫秒PD ＃去断言。
tstable
<1mS
PWRDWN ＃
DIF
DIF ＃
Tdrive_PwrDwn ＃
<300uS ， >200mV
0767C—07/19/04
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