飞利浦半导体
产品speci fi cation
CMOS双路通用串行通信控制器
（ CDUSCC ）
SC68C562
引脚说明
助记符
A1–A6
D0–D7
PIN号
DIP
4-2,
47-45
31-28,
21-18
PLCC
4-2,
51-49
33-30,
23-20
TYPE
I
I / O
名称和功能
地址线：
高电平有效。地址输入，其中指定的内部寄存器
被访问以进行读/写操作。
双向数据总线：
高电平有效，三态。位0是LSB ，位7是MSB。所有
CPU和CDUSCC之间的数据，命令和状态转移发生过
该总线。数据总线时启用CSN和R / WN或在中断响应
周期和单地址DMA应答周期。
读/写：
高输入表示读周期和低的指示写周期时
CEN是活动的。
片选：
低电平有效的输入。当CPU与之间活跃时，数据传输
CDUSCC都在D0 - D7启用由R / WN和A1 -A6输入，控制。当CSN为
高时，数据线被放置在三态条件（除了在中断
确认周期和单地址的DMA传输） 。
中断请求：
低电平有效，漏极开路。这个输出被置为在发生
任何已启用的中断状态。 CPU可以读取一般的状态寄存器
确定所述中断条件（多个） ，或者可以与一个中断确认周期作出响应
使CDUSCC到输出数据总线上的中断向量。
中断响应：
低电平有效。当IACKN有效时， CDUSCC回应
通过强制总线为高阻抗，把一个向量号， CALL指令或
零的数据总线上。向量号可通过状态进行改性或未改性。如果
无中断未决， IACKN被忽略，并放置在高阻抗的数据总线。
晶振或外部时钟：
当使用晶体振荡器中，晶体被连接
之间的引脚X1和X2 。如果未使用的晶体时，使用外部时钟在此输入提供。
这个时钟用于驱动内部比特率发生器，作为一个可选输入到
计数器/定时器或数字锁相环，以及提供其它所需的时钟信号。当晶体
使用时，电容必须在此引脚与地相连。
晶体或中断菊花链：
当晶体被用作定时信号源，该晶体
连接引脚X1和X2之间。该管脚可被编程，以提供一个
其传播IACKN信号较低优先级的中断菊花链低电平有效输出
设备，如果没有有效的中断挂起。该引脚应悬空，当外部
时钟用于对X1和X2不作为中断菊花链输出。当晶体
时，电容必须在此引脚与地相连。
主复位：
低电平有效。在这个引脚上的低电平复位发送器和接收器和
复位在CDUSCC用户指南“的表1中所示的寄存器。复位
异步，即无时钟是必需的。
通道A （B ）接收串行数据输入：
所述至少显著位被接收的第一。如果
外部接收器时钟指定的信道时，输入被采样的上升沿
时钟。
通道A （ B）发送串行数据输出：
最不显着的位传输
第一。该输出的标记（高）状态时，发射器被禁用或当
通道工作在本地环回模式。如果指定的外部发送器时钟
对于信道，该数据被移位在时钟的下降沿。
通道A （B ）接收器/发送器时钟：
作为输入时，它可以被编程为
提供接收器，发射器，计数器/定时器，或DPLL时钟。作为输出时，它可以提供
计数器/定时器的输出，发送移位时钟（ 1X ）或接收机的采样时钟
(1X).
通道A （B ）发送器/接收器时钟：
作为输入时，它可以提供接收机，
发射器，计数器/定时器，或DPLL时钟。作为输出，它可以提供计数器/定时器
输出， DPLL的输出，发送移位时钟（ 1X ） ，接收机的采样时钟（ 1X ） ，
发射机BRG时钟（ 16X ） ，该接收器BRG时钟（ 16X ） ，或内部系统
时钟（X1
÷
2).
通道A （B ）清除到发送或者输入回路控制输出：
低电平有效。信号
可以被编程为充当使能发送器不用时，环路模式。该
CDUSCC检测逻辑电平转换在这个输入，并且可以编程，以产生
当过渡发生中断。当国际收支循环模式时，该引脚BE-
说到这是断言和CDUSCC命令否定一个循环控制输出。这
输出提供了一种控制外部环路接口硬件去上线的装置和
离线无环路的搅乱动作。
R / WN
CSN
26
25
28
27
I
I
IRQN
6
6
O
IACKN
1
1
I
X1/CLK
43
47
I
X2/IDCN
42
46
O
RESETN
7
8
I
RXDA ， RXDB
37, 12
40, 14
I
TxDA ， TXDB
36, 13
39, 15
O
RTxCA ， RTxCB
39, 10
43, 11
I / O
TRxCA ， TRxCB
40, 9
44, 10
I / O
CTSA / BN ，
LCA / BN
32, 17
35, 19
I / O
1998年9月04
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