初步的技术数据
AD7667
EXT / INT = 1
CS
INVSCLK = 0
RD = 0
CNVST
忙
t
3
t
36
SCLK
t
35
t
37
2
3
14
15
16
1
t
31
SDOUT
t
32
X
D15
D14
D13
D1
D0
t
16
图20.从串行数据时序读（阅读先前的转换过程中转换）
MASTER串行接口
内部时钟
CS
RD
字节
引脚D [ 15：8]
高阻
高字节
t 12
t 12
低字节
高字节
低字节
高阻
t 13
高阻
的AD7667被配置为生成和提供的串行
当EXT / INT引脚保持低电平数据时钟SCLK 。该
AD7667还产生一个同步信号，以指示主机
当串行数据是有效的。串行时钟SCLK和
SYNC信号如果需要，可以反转。根据RDC /
SDIN输入，数据可以在每次转换后进行读取或
在下面的转换。图16和图17中
显示这两种模式的详细时序图。
通常，由于AD7667用于一个快速的吞吐量，
在主模式下，转换过程中读取是最recom-
修补时，它可以用于串行模式。
在读期间转换模式时，串行时钟和数据
切换在适当的时刻尽量减少其潜在的
数字活性和临界转换之间的馈通
锡安的决定。
在后读的转换模式中，应当注意的是，不同于在
其它模式，后16位数据的低BUSY信号返回
是脉冲列，而不是在转换阶段结束这
结果在BUSY的宽度更长。
引脚D [ 7：0]
高阻
图TBD ， 8位并行接口
CS = 0
CNVST
,
RD
t
1
忙
t
4
t
3
从串行接口
外部时钟
前
转变
数据
公共汽车
t
12
t
13
图15.从并行数据时序读
（转换期间读取）
串行接口
的AD7667被配置为使用串行接口时
在SER / PAR保持高位。的AD7667输出的16比特
数据，高位在前，在SDOUT引脚。这个数据是同步的
的发布与提供SCLK引脚上的16个时钟脉冲。该
输出数据是同时在上升和下降边缘的有效
数据时钟。
的AD7667被配置为接受来自外部的
串行数据时钟在SCLK引脚，当EXT / INT引脚
高举。在这种模式下，若干种方法可用于读
的数据。外部串行时钟由选通
CS 。
当
CS
和
RD
两者都低时，可将数据在每次转换后读
或以下的转换过程中。外部时钟可以是
无论是连续的或不连续的时钟。不连续
inac-时，时钟可以是正常偏高或正常低
略去。图18和图20示出了详细的时序图
这些方法。
而AD7667在执行位的决定，这一点很
坦的瞬态电压数字输入/输出不会发生
可能会发生端子的转换结果或降解。
这是期间的后半特别重要
转换阶段由于AD7667提供了错误cor-
rection电路，可以纠正不正确的位
–19–
REV 。 A蛋白
