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集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
修订历史数据表
变化的说明
修订后的框图。
添加输出偏斜一行20ps的最大。
Relabled PLL的参考零延迟设置为静态相位偏移。
添加输出偏斜图。
补充说明在表的底部。
补充说明6 。
加入终止的LVPECL输出部分
引脚说明表 - 修订MR描述。
3.3V输出负载试验电路图，从修订后的VEE式
"-1.3V ± 0.135V"到" -1.3V ± 0.165V" 。
修订后的输出上升/下降时间图。
加图示例部分
引脚说明表 - 修订后的MR和V
CC
说明。
电源表 - 修订V
CC
参数以符合引脚说明。
删除图8 ， "Clock输入您的LVPECL驱动器驱动W / AC Couple" 。
AC夫妇不推荐用于零延迟缓冲器。
引脚特性表 - 从4pf的最大改变CIN 。到4PF典型。
绝对最大额定值 - 修订后的额定输出。
更新的单端信号驱动差分输入图。
更新LVPECL输出端接图。
更新图示例。
更新时间差分时钟输入接口图纸。
AC特性表 - 改性的tPD的分。限制从3.6ns到3.0ns和
删除的典型值。
日期
10/31/01
转
B
表
T6
T6
T3A
T6
T2
B
B
B
页面
1
5
5
7
3
5
10
2
6
8
8-9
11/20/01
6/3/02
8/19/02
B
T1
T4A
10/17/02
B
2
4
9
2/03/03
T2
C
2
4
7
8
8
9
5
10/13/03
D
T6
10/27/03
8735AM-21
www.icst.com/products/hiperclocks.html
15
REV 。 2003年10月27日
